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Chiplet是半导体先进封装集大成者,Chiplet封装的成本优势越明显

合明科技 👁 2078 Tags:2.5D3D封装芯片封装


Chiplet是半导体先进封装集大成者


2.5D和3D封装主要区别在于芯片的空间排列不同

Chiplet技术可将不同工艺和功能的芯片进行异质集成。这种技术设计的核心思想是先分后合,即先将单芯片中的功能块拆分出来,再通过2.5D或3D等先进封装方式将其集成为大的单芯片。2.5D和3D封装的主要区别在于是否有芯片与芯片在垂直方向上的连接。2.5D封装形式中,芯片的排列主要在RDL、高密度基板或Interposer上进行平面排布;3D封装形式中,芯片的排列包含了芯片在垂直方向上的堆叠,芯片与芯片之间直接进行键合。2.5D封装与3D封装形式一般结合使用以满足系统设计的要求。

图表2:2.5D和3D封装的主要区别在于是否有芯片与芯片在垂直方向上的连接



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资料来源:SK Hynix,Yole Development,中金公司研究部


制程越先进且面积越大的SoC芯片,Chiplet封装的成本优势越明显

先进制程、大面积、高产量下,Chiplet集成相对于SoC具有显著优势。如果仅考虑生产中的重复性工程费用(RE cost),制程提升后硅片缺陷导致的成本占比逐渐提升,5nm下800mm²的单片系统中,硅片缺陷导致的成本占比达50%以上,因此多芯片整合能节省更多成本。将一次性工程费用(NRE cost)考虑在内后,以800mm²的单片系统、2 Chiplet为例:14nm制程、50万产量时,由于模块整体面积较大,D2D接口和封装等一次性开支占比较小,但是对于每个Chiplet来说,存在诸如掩模等较高的固定一次性开支,导致Chiplet集成相对SoC并没有成本优势。在5nm制程下,当产量达到200万时,Chiplet集成的成本优则开始显现。当系统面积更大时,随着产量增加,Chiplet成本优势将更早显现。


图表3:以800mm²单片系统、2 Chiplet为例,随着制程发展和产量提升,Chiplet的成本优势逐渐凸显


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资料来源:Yinxiao Feng and Kaisheng Ma《Chiplet Actuary: A Quantitative Cost Model and Multi-Chiplet Architecture Exploration》(2022),中金公司研究部


突破SoC面积限制,Chiplet可在一定程度上缓解“存储墙”问题

Chiplet能够突破SoC单芯片的面积制约,是系统算力的关键支撑。受步进式光刻机单次曝光区域大小限制,当前SoC单颗芯片的极限面积通常为800-900mm²,制约了单芯片系统总算力的提升,而采用Chiplet技术将多颗芯粒进行2.5D/3D集成,或将突破单颗SoC的面积限制。

Chiplet能够提升通信带宽,缓解“存储墙”问题。传统冯·诺依曼计算架构瓶颈下,计算系统算力同时受“功耗墙”“存储墙”和“I/O墙”制约。在存储系统中,从外部存储、内部存储、高速缓存到处理器,响应速度不断增快,存储容量不断减少。其中,高速缓存介于内存和处理器之间,缓解二者速度不匹配的矛盾,按照速度递减、容量递增的顺序可分为L1、L2和L3三部分。层层递减的响应速度,加之存储和互连带宽的发展速度远落后于处理器的计算算力,在数据频繁的交换过程中,由通信带宽和延迟构成的“存储墙”就成为了限制算力的瓶颈。Chiplet采用高密度、高速封装和互连设计,将处理器核心和存储芯片通过3D堆叠技术等进行组合封装,提升了计算和存储、计算和计算之间的通信带宽,缓解“存储墙”问题,提升了芯片算力。



图表4:高算力芯片突破路径


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资料来源:姚鹏《高算力芯片未来技术发展途径》(2022),中金公司研究部



图表5:冯·诺依曼架构瓶颈和“三墙”问题


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资料来源:姚鹏《高算力芯片未来技术发展途径》(2022),中金公司研究部


但Chiplet在功耗、散热和面积上可能存在一些取舍

Chiplet性能突出,但在PPA上面临一定的取舍。1)系统通信增加功耗:在Chiplet封装中随着堆叠的芯片数量增加,系统愈发复杂,用于芯片之间通信的损耗增加,因此会产生一定的功耗。2)狭小的空间对系统散热提出了挑战:芯片堆叠后,尤其是在3D堆叠中,芯片在工作中产生的大量热量,在芯片之间间隔明显减小的情况下,对系统散热设计也提出了较高的挑战;3)成熟制程下Chiplet成本优势不明显:随着芯片面积增加,Chiplet成本优势才开始显现,但是在14nm制程下这种优势并不显著。在5nm制程下,当芯片面积大于700mm²时,Chiplet才开始具有显著成本优势。对于小面积的单芯片,Chiplet并非最优解。对于成熟制程和小面积SoC而言,目前采用chiplet技术的成本可能远超单颗SoC的成本。


图表6:2 Chiplet集成,14nm(左)和5nm(右)制程下标准化重复性成本(RE cost)和芯片面积的关系


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资料来源:Yinxiao Feng and Kaisheng Ma《Chiplet Actuary: A Quantitative Cost Model and Multi-Chiplet Architecture Exploration》(2022),中金公司研究部


芯粒-先进芯片封装清洗:

合明科技研发的水基清洗剂配合合适的清洗工艺能为芯片封装前提供洁净的界面条件。

水基清洗的工艺和设备配置选择对清洗精密器件尤其重要,一旦选定,就会作为一个长期的使用和运行方式。水基清洗剂必须满足清洗、漂洗、干燥的全工艺流程。

污染物有多种,可归纳为离子型和非离子型两大类。离子型污染物接触到环境中的湿气,通电后发生电化学迁移,形成树枝状结构体,造成低电阻通路,破坏了电路板功能。非离子型污染物可穿透PC B 的绝缘层,在PCB板表层下生长枝晶。除了离子型和非离子型污染物,还有粒状污染物,例如焊料球、焊料槽内的浮点、灰尘、尘埃等,这些污染物会导致焊点质量降低、焊接时焊点拉尖、产生气孔、短路等等多种不良现象。

这么多污染物,到底哪些才是最备受关注的呢?助焊剂或锡膏普遍应用于回流焊和波峰焊工艺中,它们主要由溶剂、润湿剂、树脂、缓蚀剂和活化剂等多种成分,焊后必然存在热改性生成物,这些物质在所有污染物中的占据主导,从产品失效情况来而言,焊后残余物是影响产品质量最主要的影响因素,离子型残留物易引起电迁移使绝缘电阻下降,松香树脂残留物易吸附灰尘或杂质引发接触电阻增大,严重者导致开路失效,因此焊后必须进行严格的清洗,才能保障电路板的质量。

合明科技运用自身原创的产品技术,满足芯片封装工艺制程清洗的高难度技术要求,打破国外厂商在行业中的垄断地位,为芯片封装材料全面国产自主提供强有力的支持。

推荐使用合明科技水基清洗剂产品。


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