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印刷线路板清洗工艺方案合明科技分享：PCB板布局布线的基本规则汇总介绍

印刷线路板清洗工艺方案合明科技分享：PCB板布局布线的基本规则汇总介绍合明科技专注精密电子清洗技术20多年，是SMT贴装/DIP封装，功率半导体器件及芯片封装精密清洗工艺技术方案、产品、清洗设备提供商。精密电子清洗除焊后助焊剂、锡膏、焊膏、球焊膏、焊锡膏、锡渣等残留物。水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳. 先进封装包括倒装芯片、WLCSP晶圆级芯片封装、3D IC集成电路封装、SiP系统级封装、细间距封装等等。一元件布局基本规则1. 按电路模块进行布局，实现同一功能的相关电路称为一个模块，电路模块中的元件应采用就近集中原则，同时数字电路和模拟电路分开;2.定位孔、标准孔等非安装孔周围1.27mm 内不得贴装元、器件，螺钉等安装孔周围3.5mm(对于M2.5)、4mm(对于M3)内不得贴装元器件;3. 卧装电阻、电感(插件)、电解电容等元件的下方避免布过孔，以免波峰焊后过孔与元件壳体短路;4. 元器件的外侧距板边的距离为5mm;5. 贴装元件焊盘的外侧与相邻插装元件的外侧距离大于2mm;6. 金属壳体元器件和金属件(屏蔽盒等)不能与其它元器件相碰，不能紧贴印制线、焊盘，其间距应大于2mm。定位孔、紧固件安装孔、椭圆孔及板中其它方孔外侧距板边的尺寸大于3mm;7. 发热元件不能紧邻导线和热敏元件;高热器件要均衡分布;8. 电源插座要尽量布置在印制板的四周，电源插座与其相连的汇流条接线端应布置在同侧。特别应注意不要把电源插座及其它焊接连接器布置在连接器之间，以利于这些插座、连接器的焊接及电源线缆设计和扎线。电源插座及焊接连接器的布置间距应考虑方便电源插头的插拔;9. 其它元器件的布置：所有IC元件单边对齐，有极性元件极性标示明确，同一印制板上极性标示不得多于两个方向，出现两个方向时，两个方向互相垂直;10、板面布线应疏密得当，当疏密差别太大时应以网状铜箔填充，网格大于8mil(或0.2mm);11、贴片焊盘上不能有通孔，以免焊膏流失造成元件虚焊。重要信号线不准从插座脚间穿过;12、贴片单边对齐，字符方向一致，封装方向一致;13、有极性的器件在以同一板上的极性标示方向尽量保持一致。二元件布线规则1、画定布线区域距PCB板边≤1mm的区域内，以及安装孔周围1mm内，禁止布线;2、电源线尽可能的宽，不应低于18mil;信号线宽不应低于12mil;cpu入出线不应低于10mil(或8mil);线间距不低于10mil;3、正常过孔不低于30mil;4、双列直插：焊盘60mil，孔径40mil;1/4W电阻：51*55mil(0805表贴);直插时焊盘62mil，孔径42mil;无极电容：51*55mil(0805表贴);直插时焊盘50mil，孔径28mil;5、注意电源线与地线应尽可能呈放射状，以及信号线不能出现回环走线。三如何提高抗干扰能力和电磁兼容性?在研制带处理器的电子产品时，如何提高抗干扰能力和电磁兼容性?1、下面的一些系统要特别注意抗电磁干扰：(1) 微控制器时钟频率特别高，总线周期特别快的系统。(2) 系统含有大功率，大电流驱动电路，如产生火花的继电器，大电流开关等。(3) 含微弱模拟信号电路以及高精度A/D变换电路的系统。2、为增加系统的抗电磁干扰能力采取如下措施：(1) 选用频率低的微控制器：选用外时钟频率低的微控制器可以有效降低噪声和提高系统的抗干扰能力。同样频率的方波和正弦波，方波中的高频成份比正弦波多得多。虽然方波的高频成份的波的幅度，比基波小，但频率越高越容易发射出成为噪声源，微控制器产生的有影响的高频噪声大约是时钟频率的3倍。(2) 减小信号传输中的畸变微控制器主要采用高速CMOS技术制造。信号输入端静态输入电流在1mA左右，输入电容10PF左右，输入阻抗相当高，高速CMOS电路的输出端都有相当的带载能力，即相当大的输出值，将一个门的输出端通过一段很长线引到输入阻抗相当高的输入端，反射问题就很严重，它会引起信号畸变，增加系统噪声。当Tpd>Tr时，就成了一个传输线问题，必须考虑信号反射，阻抗匹配等问题。信号在印制板上的延迟时间与引线的特性阻抗有关，即与印制线路板材料的介电常数有关。可以粗略地认为，信号在印制板引线的传输速度，约为光速的1/3到1/2之间。微控制器构成的系统中常用逻辑电话元件的Tr(标准延迟时间)为3到18ns之间。在印制线路板上，信号通过一个7W的电阻和一段25cm长的引线，线上延迟时间大致在4~20ns之间。也就是说，信号在印刷线路上的引线越短越好，长不宜超过25cm。而且过孔数目也应尽量少，不多于2个。当信号的上升时间快于信号延迟时间，就要按照快电子学处理。此时要考虑传输线的阻抗匹配，对于一块印刷线路板上的集成块之间的信号传输，要避免出现Td》Trd的情况，印刷线路板越大系统的速度就越不能太快。用以下结论归纳印刷线路板设计的一个规则：信号在印刷板上传输，其延迟时间不应大于所用器件的标称延迟时间。(3) 减小信号线间的交叉干扰：A点一个上升时间为Tr的阶跃信号通过引线AB传向B端。信号在AB线上的延迟时间是Td。在D点，由于A点信号的向前传输，到达B点后的信号反射和AB线的延迟，Td时间以后会感应出一个宽度为Tr的页脉冲信号。在C点，由于AB上信号的传输与反射，会感应出一个宽度为信号在AB线上的延迟时间的两倍，即2Td的正脉冲信号。这就是信号间的交叉干扰。干扰信号的强度与C点信号的di/at有关，与线间距离有关。当两信号线不是很长时，AB上看到的实际是两个脉冲的迭加。CMOS工艺制造的微控制由输入阻抗高，噪声高，噪声容限也很高，数字电路是迭加100~200mv噪声并不影响其工作。若图中AB线是一模拟信号，这种干扰就变为不能容忍。如印刷线路板为四层板，其中有一层是大面积的地，或双面板，信号线的反面是大面积的地时，这种信号间的交叉干扰就会变小。原因是，大面积的地减小了信号线的特性阻抗，信号在D端的反射大为减小。特性阻抗与信号线到地间的介质的介电常数的平方成反比，与介质厚度的自然对数成正比。若AB线为一模拟信号，要避免数字电路信号线CD对AB的干扰，AB线下方要有大面积的地，AB线到CD线的距离要大于AB线与地距离的2~3倍。可用局部屏蔽地，在有引结的一面引线左右两侧布以地线。(4) 减小来自电源的噪声电源在向系统提供能源的同时，也将其噪声加到所供电的电源上。电路中微控制器的复位线，中断线，以及其它一些控制线容易受外界噪声的干扰。电网上的强干扰通过电源进入电路，即使电池供电的系统，电池本身也有高频噪声。模拟电路中的模拟信号更经受不住来自电源的干扰。(5) 注意印刷线板与元器件的高频特性在高频情况下，印刷线路板上的引线，过孔，电阻、电容、接插件的分布电感与电容等不可忽略。电容的分布电感不可忽略，电感的分布电容不可忽略。电阻产生对高频信号的反射，引线的分布电容会起作用，当长度大于噪声频率相应波长的1/20时，就产生天线效应，噪声通过引线向外发射。印刷线路板的过孔大约引起0.6pf的电容。一个集成电路本身的封装材料引入2~6pf电容。一个线路板上的接插件，有520nH的分布电感。一个双列直扦的24引脚集成电路扦座，引入4~18nH的分布电感。这些小的分布参数对于这行较低频率下的微控制器系统中是可以忽略不计的;而对于高速系统必须予以特别注意。(6) 元件布置要合理分区元件在印刷线路板上排列的位置要充分考虑抗电磁干扰问题，原则之一是各部件之间的引线要尽量短。在布局上，要把模拟信号部分，高速数字电路部分，噪声源部分(如继电器，大电流开关等)这三部分合理地分开，使相互间的信号耦合为。处理好接地线：印刷电路板上，电源线和地线重要。克服电磁干扰，主要的手段就是接地。对于双面板，地线布置特别讲究，通过采用单点接地法，电源和地是从电源的两端接到印刷线路板上来的，电源一个接点，地一个接点。印刷线路板上，要有多个返回地线，这些都会聚到回电源的那个接点上，就是所谓单点接地。所谓模拟地、数字地、大功率器件地开分，是指布线分开，而都汇集到这个接地点上来。与印刷线路板以外的信号相连时，通常采用屏蔽电缆。对于高频和数字信号，屏蔽电缆两端都接地。低频模拟信号用的屏蔽电缆，一端接地为好。对噪声和干扰非常敏感的电路或高频噪声特别严重的电路应该用金属罩屏蔽起来。(7) 用好去耦电容好的高频去耦电容可以去除高到1GHZ的高频成份。陶瓷片电容或多层陶瓷电容的高频特性较好。设计印刷线路板时，每个集成电路的电源，地之间都要加一个去耦电容。去耦电容有两个作用：一方面是本集成电路的蓄能电容，提供和吸收该集成电路开门关门瞬间的充放电能;另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容为0.1uf的去耦电容有5nH分布电感，它的并行共振频率大约在7MHz左右，也就是说对于10MHz以下的噪声有较好的去耦作用，对40MHz以上的噪声几乎不起作用。1uf，10uf电容，并行共振频率在20MHz以上，去除高频率噪声的效果要好一些。在电源进入印刷板的地方和一个1uf或10uf的去高频电容往往是有利的，即使是用电池供电的系统也需要这种电容。每10片左右的集成电路要加一片充放电电容，或称为蓄放电容，电容大小可选10uf。不用电解电容，电解电容是两层溥膜卷起来的，这种卷起来的结构在高频时表现为电感，使用胆电容或聚碳酸酝电容。去耦电容值的选取并不严格，可按C=1/f计算;即10MHz取0.1uf，对微控制器构成的系统，取0.1~0.01uf之间都可以。3、降低噪声与电磁干扰的一些经验。(1) 能用低速芯片就不用高速的，高速芯片用在关键地方。(2) 可用串一个电阻的办法，降低控制电路上下沿跳变速率。(3) 尽量为继电器等提供某种形式的阻尼。(4) 使用满足系统要求的频率时钟。(5) 时钟产生器尽量*近到用该时钟的器件。石英晶体振荡器外壳要接地。(6) 用地线将时钟区圈起来，时钟线尽量短。(7) I/O驱动电路尽量*近印刷板边，让其尽快离开印刷板。对进入印制板的信号要加滤波，从高噪声区来的信号也要加滤波，同时用串终端电阻的办法，减小信号反射。(8) MCD无用端要接高，或接地，或定义成输出端，集成电路上该接电源地的端都要接，不要悬空。(9) 闲置不用的门电路输入端不要悬空，闲置不用的运放正输入端接地，负输入端接输出端。(10) 印制板尽量使用45折线而不用90折线布线以减小高频信号对外的发射与耦合。(11) 印制板按频率和电流开关特性分区，噪声元件与非噪声元件要距离再远一些。(12) 单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗，经济是能承受的话用多层板以减小电源，地的容生电感。(13) 时钟、总线、片选信号要远离I/O线和接插件。(14) 模拟电压输入线、参考电压端要尽量远离数字电路信号线，特别是时钟。(15) 对A/D类器件，数字部分与模拟部分宁可统一下也不要交*。(16) 时钟线垂直于I/O线比平行I/O线干扰小，时钟元件引脚远离I/O电缆。(17) 元件引脚尽量短，去耦电容引脚尽量短。(18) 关键的线要尽量粗，并在两边加上保护地。高速线要短要直。(19) 对噪声敏感的线不要与大电流，高速开关线平行。(20) 石英晶体下面以及对噪声敏感的器件下面不要走线。(21) 弱信号电路，低频电路周围不要形成电流环路。(22) 任何信号都不要形成环路，如不可避免，让环路区尽量小。(23) 每个集成电路一个去耦电容。每个电解电容边上都要加一个小的高频旁路电容。(24) 用大容量的钽电容或聚酷电容而不用电解电容作电路充放电储能电容。使用管状电容时，外壳要接地。来源：硬件攻城狮针对电子制程精密焊后清洗的不同要求，合明科技在水基清洗方面有比较丰富的经验，对于有着低表面张力、低离子残留、配合不同清洗工艺使用的情况，自主开发了较为完整的水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳，兼容的材料更为广泛；在同等的兼容性下，合明科技的清洗剂清洗的锡膏种类更多（测试过的锡膏品种有ALPHA、SMIC、INDIUM、SUPER-FLEX、URA、TONGFANG、JISSYU、HANDA、OFT、WTO等品牌；测试过的焊料合金包括SAC305、SAC307、6337、925等不同成分），清洗速度更快，离子残留低、干净度更好。合明科技摄像模组感光芯片CMOS晶片镜片清洗剂，LED芯片焊后助焊剂锡膏清洗剂、CMOS焊接后清洗剂、FPC电路板清洗剂、SMT元器件封装工艺清洗剂、微波组件助焊剂松香清洗剂、车用IGBT芯片封装水基清洗方案，SMT电子制程水基清洗全工艺解决方案,汽车用 IGBT芯片封装焊后清洗剂,IGBT芯片清洗剂,IGBT模块焊后锡膏清洗剂,IGBT功率半导体模块清洗,SMT锡膏回流焊后清洗剂,PCBA焊后水基清洗剂，系统封装CQFP器件焊后助焊剂清洗剂、SIP芯片焊后清洗剂、BMS电路板焊后清洗剂，半导体分立器件除助焊剂清洗液、半水基清洗剂、IGBT功率模块焊后锡膏水基清洗剂、PCB组件封装焊后水性环保清洗剂、SMT封装焊后清洗剂、精密电子清洗剂、半导体分立器件清洗剂、SMT焊接助焊剂清洗剂、锡嘴氧化物清洗剂、PCBA清洗剂、芯片封装焊后清洗剂、水性清洗剂、FPC清洗剂、BGA植球后清洗剂、球焊膏清洗剂、FPC电路板水基清洗剂、堆叠组装POP芯片清洗剂、油墨丝印网板水基清洗全工艺解决方案、BMS新能源汽车电池管理系统电路板制程工艺水基清洗解决方案、储能BMS电路板水基清洗剂、PCBA焊后助焊剂清洗剂、组件和基板除助焊剂中性水基清洗剂、功率电子除助焊剂水基清洗剂、功率模块/DCB、引线框架和分立器件除助焊剂水基清洗剂、封装及晶圆清洗水基清洗剂、倒装芯片水基清洗、SIP和CMOS芯片封装焊后清洗剂、SMT钢网、丝网和误印板清洗除锡膏、银浆、红胶，SMT印刷机网板底部擦拭水基清洗剂、焊接夹治具、回流焊冷凝器、过滤网、工具清洗除被焙烤后助焊剂和重油污垢清洗剂，电子组件制程水基清洗全工艺解决方案。
芯片堆叠集成封装清洗剂合明科技分享：后摩尔时代多种先进封装技术与先进工艺节点融合趋势明显

芯片堆叠集成封装清洗剂合明科技分享：后摩尔时代，先进封装将迎来高光时刻合明科技专注精密电子清洗技术20多年，是SMT贴装/DIP封装，功率半导体器件及芯片封装精密清洗工艺技术方案、产品、清洗设备提供商。精密电子清洗除焊后助焊剂、锡膏、焊膏、球焊膏、焊锡膏、锡渣等残留物。水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳. 先进封装包括倒装芯片、WLCSP晶圆级芯片封装、3D IC集成电路封装、SiP系统级封装、细间距封装等等。自晶体管被发明以来，集成电路一直遵循摩尔定律发展——每 18 个月晶体管特征尺寸减小一半，尺寸减小，实现更高密度集成，功能、性能以及能效比大幅提升，成本降低，一如过去半个多世纪以来微处理器（Micro-processor）和半导体存储器芯片所呈现出的发展特点一样。为了使特征尺寸持续缩小，作为实现图形线宽最为核心的工艺——光刻技术，从最初的紫外光G-line线（436nm）发展至今日的极紫外EUV（13.5nm）光刻技术。MOSFET晶体管也从早期二维结构进入3D FINFET，以延续摩尔定律。今年，海思麒麟9000系列采用5nm工艺节点制造，单颗芯片内含有约150亿个晶体管。当前，国际上台积电、三星、英特尔等领先厂商仍在积极开展致力于持续缩小晶体管特征尺寸的研发。今年，台积电年度技术研讨会讨论了使用极紫外EUV光刻技术让工艺节点缩小到3nm。韩国三星电子宣布了其新一代3nm节点计划及日程表。美国IBM也发布了2nm器件研发计划。但是，最初CMOS制程工艺节点与晶体管的栅极长度相对应，直观反映集成电路晶体管器件微型化的程度。如英特尔Intel CEO Pat Gelsinger近日在Intel Accelerated大会上指出的，进入3D晶体管时代后方案的多样化其实不再指代任何具体的度量方法，无法全面展现该如何实现效能和性能的最佳平衡。也有人讲，摩尔定律本质上是经济规律，按照它的指引，大家有利可图，且利润不菲。集成电路发展早期，确实如此，而且持续了将近半个多世纪。但是，进入1Xnm节点后，一条晶圆线动辄投入百亿美元，因此，如何实现效能和性能的平衡成为业内领先企业的发展战略。龙头企业加速布局3D集成封装技术随着后摩尔时代的到来，先进集成封装技术被推向舞台的正中央。近来，台积电、英特尔、三星等半导体领先厂商均在加速部署3D集成封装技术。近日，台湾工业技术研究院研究总监 Yang Rui预测，台积电将在芯片制造业再占主导地位5年，3D 集成封装是关键。如果说摩尔定律是通过缩小特征线宽尺寸将更多晶体管塞进一颗芯片里，以实现更多功能，那么，后摩尔时代先进集成封装则是将更多裸芯片像叠床架屋一样堆放在一起并塞进一个封装内。而且，还要在这些水平、垂直方向堆叠的裸芯片之间通过最小尺寸导电通道互连起来。其中，实现裸芯片厚度方向电气连接的通道即是硅通孔技术（Through-Si-Via，TSV），堆放裸芯片之间的电气连接即是微凸点（Micro-bump）等，同一水平面上裸芯片之间的电气连接的通道则是再布线金属层（Redistribution Layer，RDL），这三者即是后摩尔时代先进集成封装的关键要素。当前，最具代表性后摩尔先进集成封装技术主要有台积电推出的CoWoS（Chip-on-Wafer-on-Substrate）、3D SoIC（System-on-Integrated-Chips）、InFO_SoW（Integrated Fan-outWafer-Level-Package_System-on-Wafer）等，如今年全球TOP 500超算榜排名第一的日本超算富岳所搭载的 Fujitsu A64FX 处理器就采用了台积电 CoWoS 封装技术，我国华为海思升腾910、燧原智能科技DTU1.0等芯片据悉亦是采用台积电 CoWoS技术，最近报道的特斯拉Tesla Dojo训练芯片也采用了台积电InFO-SOW技术平台。后摩尔先进集成封装技术还包括英特尔推出的2.5D 嵌入式多互连桥（EMIB）技术、3D 封装 Foveros 技术，以及将 EMIB 与 Foveros 相结合的 Co-EMIB 技术等，2020年他们推出的Lakefield微处理器即采用了3D 封装 Foveros 技术。近日，韩国三星电子也公布了其 3D 封装技术为 Extended-Cube，简称 X-Cube，通过 TSV 进行互连可将 SRAM 层堆叠在逻辑层上，SRAM 与逻辑部分分离能腾出更多空间来堆栈更多内存，该技术已能用于7nm乃至5nm工艺。后摩尔时代多种先进封装技术与先进工艺节点融合趋势明显可以讲，对先进集成封装追求一直伴随着集成电路产业的发展，这同时源于对晶体管集成极限追求的探索和对摩尔定律失效前景的担忧。早在1976年，美国通用电气公司研究人员提出开发可贯穿IC芯片体厚度方向的导电通道，以支持芯片体堆叠集成。但是，当时，集成电路正处于青年期，无法与摩尔定律——晶体管尺寸持续缩小技术路线竞争。2002年前后，集成电路进入深亚微米节点，日本半导体产业界启动了超级半导体芯片研发计划，以期开发将裸芯片堆叠集成技术实现更高密度3D集成。2007年前后，韩国三星电子演示了基于TSV互连的多层裸芯片堆叠集成，再一次将集成电路先进集成封装技术研发推向高潮。也是在此时段，我国也启动了TSV三维封装技术相关研究计划。然而，2016年苹果公司推出的A10处理器采用了台积电公司InFO先进封装技术，英特尔公司采用了EBIM技术应用其可编程逻辑器件产品上，以TSV互连技术为代表的先进集成封装技术的社会热度直线下降。随着人工智能、大数据、云计算、异构计算等的快速发展，Chiplet（芯粒）设计理念再度兴起。其实Chiplet并非新概念，它通过先进集成封装技术将不同工艺节点的裸芯片混合集成，以解决传统延续摩尔定律带来的超大面积单颗SoC芯片的良率、成本、开发成本与周期长等问题，尤其是在价值高但是产品市场需求不够大的情况，Ciplet带来的IP复用会带来更多收益。今天，以TSV互连、RDL、Micro-bump为核心要素的后摩尔时代先进集成封装技术呈现出与Chiplet融合、摩尔定律前沿工艺节点融合的特征与趋势，与已成为支撑高效能计算SoC芯片的最为先进技术平台，是台积电、英特尔、三星电子等头部企业技术发展战略布局的关键点。后摩尔时代先进封装与Chiplet的设计理念互为支撑当裸芯片之间互连尺寸与芯片内晶体管互连尺寸接近时，后摩尔时代叠床架屋的裸芯片体究竟是一颗芯片还是一个封装体？可以说，封装体既是芯片，更是系统。未来，TSV互连、RDL、Micro-bump等关键互连要素的特征尺寸将进一步缩小，芯片种类及数目、堆叠层数更多，架构与接口标准化，多信号域多类别器件的渗透应用扩展，将是后摩尔时代的先进集成封装重要发展方向。尽管后摩尔时代先进集成封装的理念很简单、很容易理解，但是工程实现却非常具有挑战性。从工艺制程层面讲，硅通孔TSV互连工艺引入以及所增加的超薄晶圆片操作等工艺步骤，会严重影响集成电路芯片工艺制程，兼容性、可制造性、工艺制程监测管控等面临一系列的挑战，这需要工艺、材料、装备等产业协同。从设计层面讲，后摩尔时代的先进封装意味着芯片设计由传统二维平面设计进入三维空间设计，必须有设计方法学与EDA工具、三维架构、接口标准化等配套支撑。后摩尔时代的先进集成封装正在重塑产品的供应链、价值链，也在影响着产业形态、竞争格局。传统IC产品一般采用由IC代工厂、封装厂等分工接力完成的模式，而今，价值的天平正在向代工厂倾斜。以英特尔Lakefield微处理器为例，集成电路芯片的TSV工艺、Chip-on-Wafer等均由英特尔公司完成，这些环节成为技术链条中最为关键的部分，在产品成本中占比较大，且附加值高。而且，先入为主的优势突出，生态一旦形成，对于后来者而言，意味着门槛高筑，市场进入难度更大。后摩尔时代的先进封装技术与Chiplet的设计理念互为支撑、互为成就，在制造领域，可能会使传统的封装厂、未进入的代工厂处于不利竞争地位，高效能计算SoC芯片设计厂面临供应链集中、可选制造厂越来越少，处于不利竞争地位。但是，在IC设计领域也有可能打开一扇窗，为众多专注于做专用IC芯片的中小企业提供发展机遇。Chiplet 的发展前景如何，特别是独立第三方Chiplet 供应商的商业模式是否成立，谁会从中获益，还要拭目以待。2008年前后，我国集成电路产业开始布局后摩尔时代先进封装技术，项目成员单位包括国内知名高校以及国内知名代工厂、封装企业，起步不算晚，并取得了一系列研究成果，培育了多家先进封装材料、装备优秀企业，在CMOS图像传感器、RF MEMS等产品领域取得了突破发展。但是，鉴于我国在高效能计算CPU等产业链的发展情况，该领域的产业化应用方面已经滞后于台积电、英特尔等国际头部公司，差距正在拉大，且技术门槛正在抬高。当前，先进封装技术正处于发展关键期，建议国家主管部门加强顶层设计、引导，产业头部企业发挥责任担当，产业链协同攻关，勇攀科技高峰，解决“卡脖子”难题，引领集成电路产业安全、健康发展。END文章来源于中国电子报，作者马盛林针对电子制程精密焊后清洗的不同要求，合明科技在水基清洗方面有比较丰富的经验，对于有着低表面张力、低离子残留、配合不同清洗工艺使用的情况，自主开发了较为完整的水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳，兼容的材料更为广泛；在同等的兼容性下，合明科技的清洗剂清洗的锡膏种类更多（测试过的锡膏品种有ALPHA、SMIC、INDIUM、SUPER-FLEX、URA、TONGFANG、JISSYU、HANDA、OFT、WTO等品牌；测试过的焊料合金包括SAC305、SAC307、6337、925等不同成分），清洗速度更快，离子残留低、干净度更好。合明科技摄像模组感光芯片CMOS晶片镜片清洗剂，LED芯片焊后助焊剂锡膏清洗剂、CMOS焊接后清洗剂、FPC电路板清洗剂、SMT元器件封装工艺清洗剂、微波组件助焊剂松香清洗剂、车用IGBT芯片封装水基清洗方案，SMT电子制程水基清洗全工艺解决方案,汽车用 IGBT芯片封装焊后清洗剂,IGBT芯片清洗剂,IGBT模块焊后锡膏清洗剂,IGBT功率半导体模块清洗,SMT锡膏回流焊后清洗剂,PCBA焊后水基清洗剂，系统封装CQFP器件焊后助焊剂清洗剂、SIP芯片焊后清洗剂、BMS电路板焊后清洗剂，半导体分立器件除助焊剂清洗液、半水基清洗剂、IGBT功率模块焊后锡膏水基清洗剂、PCB组件封装焊后水性环保清洗剂、SMT封装焊后清洗剂、精密电子清洗剂、半导体分立器件清洗剂、SMT焊接助焊剂清洗剂、锡嘴氧化物清洗剂、PCBA清洗剂、芯片封装焊后清洗剂、水性清洗剂、FPC清洗剂、BGA植球后清洗剂、球焊膏清洗剂、FPC电路板水基清洗剂、堆叠组装POP芯片清洗剂、油墨丝印网板水基清洗全工艺解决方案、BMS新能源汽车电池管理系统电路板制程工艺水基清洗解决方案、储能BMS电路板水基清洗剂、PCBA焊后助焊剂清洗剂、组件和基板除助焊剂中性水基清洗剂、功率电子除助焊剂水基清洗剂、功率模块/DCB、引线框架和分立器件除助焊剂水基清洗剂、封装及晶圆清洗水基清洗剂、倒装芯片水基清洗、SIP和CMOS芯片封装焊后清洗剂、SMT钢网、丝网和误印板清洗除锡膏、银浆、红胶，SMT印刷机网板底部擦拭水基清洗剂、焊接夹治具、回流焊冷凝器、过滤网、工具清洗除被焙烤后助焊剂和重油污垢清洗剂，电子组件制程水基清洗全工艺解决方案。
3D封装芯片助焊剂清洗剂合明科技分享：台积电在先进封装方面的路线图-尤其聚焦在chiplet和3D封装

3D封装芯片助焊剂清洗剂合明科技分享：台积电在先进封装方面的路线图-聚焦chiplet和3D封装合明科技专注精密电子清洗技术20多年，是SMT贴装/DIP封装，功率半导体器件及芯片封装精密清洗工艺技术方案、产品、清洗设备提供商。精密电子清洗除焊后助焊剂、锡膏、焊膏、球焊膏、焊锡膏、锡渣等残留物。水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳. 先进封装包括倒装芯片、WLCSP晶圆级芯片封装、3D IC集成电路封装、SiP系统级封装、细间距封装等等。自从与苹果在手机芯片合作上一炮而红之后，关于台积电的封装的讨论就常常见诸于各大媒体。近日，台积电研发VP余振华参加了一年一度的集成电路产业盛会Hotchips，并在上面讲述了台积电在先进封装方面的路线图，当中尤其聚焦在chiplet和3D封装方面，进行了深入阐释。为此，半导体行业观察将其摘要共享给大家，希望能够给大家带来帮助。在具体介绍余振华的演讲之前，我们先看一下台积电公司对其的介绍。余振华博士现任台积公司Pathfinding for System Integration副总经理。余振华博士于1994年加入台积公司，负责后段研发相关的多种业务，并成功地开发0.13微米铜制程的关键制程技术。余博士同时领先推出台积公司的晶圆级系统整合技术，包括CoWoS®、整合型扇出（InFO）封装技术和台积电系统整合芯片（SoIC™）及其相关技术。2016年以前，余振华博士于Integrated Interconnect & Packaging处担任资深处长一职。加入台积公司之前，余振华博士是美国AT&T贝尔实验室的研究员和项目负责人。1987年至1994年间，余博士致力于次微米制程，组件及整合技术研发工作。以下为余振华博士的演讲重点摘要：据余博士介绍，公司之所以会在封装上面关注，主要是在综合考量率成本、性能、功耗、上市时间、灵活性和可伸缩性等多个方面。如下图所示，台积电在面向前段和后段，都有其相应对的3D封装结束，而公司将其统一到一个叫作3D Fabirc的平台里。而在其中包括了其2.5D 和 3D 封装产品。而据半导体行业观察之前的报道，其中，2.5D封装技术CoWoS可分为 CoWoS 和 InFO 系列。首先看CoWoS技术，可以分为以下几种：1、CoWoS-S用于die到die再分布层 (redistribution layer：RDL) 连接的带有硅中介层的“传统”基板上晶圆上芯片（chip-on-wafer-on-substrate with silicon interposer ）正在庆祝其大批量制造的第 10 年。2、CoWoS-RCoWoS-R 选项用有机基板中介层取代了跨越 2.5D die放置区域范围的（昂贵的）硅中介层。CoWoS-R 的折衷是 RDL 互连的线间距较小——例如，与 CoWoS-S 的亚微米间距相比，有机上的间距为 4 微米。3、CoWoS-L在硅 –S 和有机 –R 中介层选项之间，TSMC CoWoS 系列包括一个更新的产品，具有用于相邻die边缘之间（超短距离）互连的“本地”硅桥。这些硅片嵌入有机基板中，提供高密度 USR 连接（具有紧密的 L/S 间距）以及有机基板上（厚）导线和平面的互连和功率分配功能。请注意，CoWoS 被指定为“chip last”组装流程，芯片连接到制造的中介层。再看2.5D封装技术InFO。据介绍，InFO 在载体上使用（单个或多个）裸片，随后将这些裸片嵌入molding compound的重构晶圆中。随后在晶圆上制造 RDL 互连和介电层，这是“chip first”的工艺流程。单die InFO 提供了高凸点数选项，RDL 线从芯片区域向外延伸——即“扇出”拓扑。如下图所示，多die InFO 技术选项包括“InFO-PoP：package-on-package”和“InFO-oS：InFO assembly-on-substrate”。台积电的3D封装技术则是SoIC。据台积电介绍，公司的3D 封装与 SoIC 平台相关联，该平台使用堆叠芯片和直接焊盘键合，面对面或面对背方向 -表示为 SoIC 晶圆上芯片（chip on wafer）。硅通孔 (TSV) 通过 3D 堆栈中的die提供连接。从余振华最新的介绍可以看到，在封装领域，现在正在产生一些新的变化：第一是先进晶圆厂的chiplet和3D封装技术将会开启一个新时代；第二就是为了满足More Moore和More-than-Moore的而需求，行业看到从CMOS向CSYS转变的趋势。在接下来的介绍中，余振华对TSMC的封装技术进行了更深入的介绍。如下图所示，他对台积电的3DFabrics进行了更新。其中，拥有针对移动AP的InFO_B (Bottom Only)技术。根据半导体行业观察之前的介绍，InFO_PoP 其顶部连接了一个 DRAM 模块，在 DRAM 和 RDL 互连层之间有过孔。TSMC 正在更改此 InFO_PoP 产品，以使 (LPDDR DRAM) 封装组装能够在外部合同制造商/OSAT 上完成，InFO_B 表示一个选项，如下所示。同时，还有针对HPC的chiplet集成技术InFO-R/oS的更新。如下图所示，针对不同的需求，台积电能提供拥有不同特性的InFO_oS技术。如图所示，这些逻辑芯片被 SerDes 小芯片这样的 I/O包围，以支持高速/高基数网络交换机。接下来，余振华还介绍了超高带宽的chiplet集成InFO-L/LSI。如图所示，面向超高性能的计算系统，台积电也提供了InFO技术支持。值得一提的是，在这个图中，台积电方面还提供了tesla的一个参考链接，可以确定在tesla最新的AI芯片上，采用了台积电的这个封装技术。相信这也将成为未来更多高性能芯片的选择。在SoIS方面，台积电也获得了超高的良率。同时，在性能方面，SoIS也表现出色。余振华同时还披露了SoIS的设计规则和功耗性能等多方面的信息。当然，在可靠性方面，SoIS的表现也不会让人失望。在介绍完SoIS之后，余振华介绍了台积电 InFO_SoW技术的关键优势。具体如下图所示。值得一提的是，Cerebras在其用单晶圆制造的WSE上，使用的正式这个封装技术。将其与MCM相比，InFO_SoW在线密度、带宽密度方面等多个方面都有明显的优势。从电气特性上看，如下图所示，InFO_SoW也不遑多让。从余振华的总结可以看到，这个技术在未来会有极大的发展空间。接下来，余振华谈到了CoWoS-S封装技术。如下图所示，这是一个已将量产超过十年的技术，且拥有极高的良率和质量，能够为先进的SoC和HBM集成提供非常好的支持。如下图所示，到2023年，公司将推出第五代的CoWoS-S技术。从相关规格可以看到，这个技术的每项参数都是在迅速增长。在与 Flip-chip 技术相比时，CoWoS-S的优势也是明显。在面向HPC的应用方面，CoWoS解决方案也表现尤其出色。余振华接着说，基于以上封装，并采用了chiplet集成之后，能够大幅降低系统的成本。CoWoS-S STAR则是台积电封装宝库里面的另一武器。如图所示，这个封装技术能够缩短设计时间，加速客户产品上市。这是一个在2020年被客户采用的技术，而到了2021年，台积电则能为客户提供更多选择。据半导体行业观察之前的报道，这个设计的实现是将单个 SoC 与多个高带宽存储器 (HBM) die堆栈集成。逻辑芯片和 HBM2E（第二代）堆栈之间的数据总线宽度非常大，即 1024 位。在介绍完2.5D之后，余振华接着介绍台积电的3D芯片堆栈——SoIC。如下图所示，余振华披露了台积电SoIC的研发方向。同时，余振华还透露了台积电Inter-chip互联的路线图。当中包括了亚微米的CoW互联。在介绍完了一些之前其实也披露了不少的封装技术外，余振华还介绍了台积电的全新异构集成技术。在介绍完了一些之前其实也披露了不少的封装技术外，余振华还介绍了台积电的全新异构集成技术。当中包括了先进的热解决方案和硅光集成。首先看热解决方面，如上图所示，据半导体行业观察之前报道，热界面材料 (hermal interface material：TIM) 薄膜通常包含在高级封装中，以帮助降低从有源die到周围环境的总热阻。（对于非常高功率的器件，通常应用两层 TIM 材料层——die和封装盖之间的内层以及封装和散热器之间的一层。）对应于更大封装配置的功耗增加，台积电先进封装研发团队正在寻求新的内部 TIM 材料选项。而面向Ultra-HPC，台积电则提供了Integrated Si Micro-Cooler (ISMC)选项。具体的散热性能benchmark，则如下图所示：余振华接着说，如下图所示，市场对SiPh有很迫切的需求。而SiPh的封装也在演变。其中，异构集成技术COUPE，则成为当中的一个选择。如下图所示，这个技术在多方面都有领先的表现。首先在电气接口方面：再看光接口方面：余振华最后总结道，包括3D Fabric在内的台积电封装技术将在未来发挥重要作用。针对电子制程精密焊后清洗的不同要求，合明科技在水基清洗方面有比较丰富的经验，对于有着低表面张力、低离子残留、配合不同清洗工艺使用的情况，自主开发了较为完整的水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳，兼容的材料更为广泛；在同等的兼容性下，合明科技的清洗剂清洗的锡膏种类更多（测试过的锡膏品种有ALPHA、SMIC、INDIUM、SUPER-FLEX、URA、TONGFANG、JISSYU、HANDA、OFT、WTO等品牌；测试过的焊料合金包括SAC305、SAC307、6337、925等不同成分），清洗速度更快，离子残留低、干净度更好。合明科技摄像模组感光芯片CMOS晶片镜片清洗剂，LED芯片焊后助焊剂锡膏清洗剂、CMOS焊接后清洗剂、FPC电路板清洗剂、SMT元器件封装工艺清洗剂、微波组件助焊剂松香清洗剂、车用IGBT芯片封装水基清洗方案，SMT电子制程水基清洗全工艺解决方案,汽车用 IGBT芯片封装焊后清洗剂,IGBT芯片清洗剂,IGBT模块焊后锡膏清洗剂,IGBT功率半导体模块清洗,SMT锡膏回流焊后清洗剂,PCBA焊后水基清洗剂，系统封装CQFP器件焊后助焊剂清洗剂、SIP芯片焊后清洗剂、BMS电路板焊后清洗剂，半导体分立器件除助焊剂清洗液、半水基清洗剂、IGBT功率模块焊后锡膏水基清洗剂、PCB组件封装焊后水性环保清洗剂、SMT封装焊后清洗剂、精密电子清洗剂、半导体分立器件清洗剂、SMT焊接助焊剂清洗剂、锡嘴氧化物清洗剂、PCBA清洗剂、芯片封装焊后清洗剂、水性清洗剂、FPC清洗剂、BGA植球后清洗剂、球焊膏清洗剂、FPC电路板水基清洗剂、堆叠组装POP芯片清洗剂、油墨丝印网板水基清洗全工艺解决方案、BMS新能源汽车电池管理系统电路板制程工艺水基清洗解决方案、储能BMS电路板水基清洗剂、PCBA焊后助焊剂清洗剂、组件和基板除助焊剂中性水基清洗剂、功率电子除助焊剂水基清洗剂、功率模块/DCB、引线框架和分立器件除助焊剂水基清洗剂、封装及晶圆清洗水基清洗剂、倒装芯片水基清洗、SIP和CMOS芯片封装焊后清洗剂、SMT钢网、丝网和误印板清洗除锡膏、银浆、红胶，SMT印刷机网板底部擦拭水基清洗剂、焊接夹治具、回流焊冷凝器、过滤网、工具清洗除被焙烤后助焊剂和重油污垢清洗剂，电子组件制程水基清洗全工艺解决方案。
PCB金焊盘氧化清洗剂合明科技分享：焊盘种类以及在PCB设计中焊盘的设计标准

PCB金焊盘氧化清洗剂合明科技分享：焊盘种类以及在PCB设计中焊盘的设计标准合明科技专注精密电子清洗技术20多年，是SMT贴装/DIP封装，功率半导体器件及芯片封装精密清洗工艺技术方案、产品、清洗设备提供商。精密电子清洗除焊后助焊剂、锡膏、焊膏、球焊膏、焊锡膏、锡渣等残留物。水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳. 先进封装包括倒装芯片、WLCSP晶圆级芯片封装、3D IC集成电路封装、SiP系统级封装、细间距封装等等。在PCB设计中，焊盘是一个非常重要的概念，PCB工程师对它一定不陌生。不过，虽然熟悉，很多工程师对焊盘的知识却是一知半解。今天来了解下焊盘的种类，以及在PCB设计中焊盘的设计标准。焊盘，表面贴装装配的基本构成单元，用来构成电路板的焊盘图案(land pattern)，即各种为特殊元件类型设计的焊盘组合。焊盘用于电气连接、器件固定或两者兼备的部分导电图形。PCB焊盘的种类一、常见焊盘1、方形焊盘印制板上元器件大而少、且印制导线简单时多采用。在手工自制PCB时，采用这种焊盘易于实现。2、圆形焊盘广泛用于元件规则排列的单、双面印制板中。若板的密度允许，焊盘可大些，焊接时不至于脱落。3、岛形焊盘焊盘与焊盘间的连线合为一体。常用于立式不规则排列安装中。4、多边形焊盘用于区别外径接近而孔径不同的焊盘，便于加工和装配。5、椭圆形焊盘这种焊盘有足够的面积增强抗剥能力，常用于双列直插式器件。6、开口形焊盘为了保证在波峰焊后，使手工补焊的焊盘孔不被焊锡封死时常用。二、特殊焊盘1、梅花焊盘梅花焊盘通常用在大的过孔接地的位置，这样设计有以下几点原因： 1）固定孔需要金属化和GND相连，如果该固定孔是全金属化的，在回流焊的时候容易将该孔堵住。 2）采用内部的金属螺孔可能由于安装或多次拆装等原因，造成该接地处于不良的状态。而采用梅花孔焊盘，不管应力如何变化，均能保证良好的接地。2、十字花焊盘十字花焊盘又称热焊盘、热风焊盘等。其作用是减少焊盘在焊接中向外散热，以防止因过度散热而导致的虚焊或PCB起皮。 1）当你的焊盘是地线时候。十字花可以减少连接地线面积，减慢散热速度，方便焊接。 2）当你的PCB是需要机器贴片，并且是回流焊机，十字花焊盘可以防止PCB起皮（因为需要更多热量来融化锡膏）。 3、泪滴焊盘当焊盘连接的走线较细时常采用，以防焊盘起皮、走线与焊盘断开。这种焊盘常用在高频电路中。PCB设计中焊盘的设计标准一、PCB焊盘的形状和尺寸设计标准1、所有焊盘单边最小不小于0.25mm，整个焊盘直径最大不大于元件孔径的3倍。2、应尽量保证两个焊盘边缘的间距大于0.4mm。3、在布线较密的情况下，推荐采用椭圆形与长圆形连接盘。单面板焊盘的直径或最小宽度为1.6mm；双面板的弱电线路焊盘只需孔直径加0.5mm即可，焊盘过大容易引起无必要的连焊，孔径超过1.2mm或焊盘直径超过3.0mm的焊盘应设计为菱形或梅花形焊盘。4、对于插件式的元器件，为避免焊接时出现铜箔断现象，且单面的连接盘应用铜箔完全包覆；而双面板最小要求应补泪滴。5、所有机插零件需沿弯脚方向设计为滴水焊盘，保证弯脚处焊点饱满。6、大面积铜皮上的焊盘应采用菊花状焊盘，不至虚焊。如果PCB上有大面积地线和电源线区（面积超过500平方毫米），应局部开窗口或设计为网格的填充。如图：二、PCB焊盘过孔大小标准焊盘的内孔一般不小于0.6mm，因为小于0.6mm的孔开模冲孔时不易加工，通常情况下以金属引脚直径值加上0.2mm作为焊盘内孔直径，如电阻的金属引脚直径为0.5mm时，其焊盘内孔直径对应为0.7mm，焊盘直径取决于内孔直径。三、PCB焊盘的可靠性设计要点1、对称性，为保证熔融焊锡表面张力平衡，两端焊盘必须对称。 2、焊盘间距，焊盘的间距过大或过小都会引起焊接缺陷，因此要确保元件端头或引脚与焊盘的间距适当。 3、焊盘剩余尺寸，元件端头或引脚与焊盘搭接后的剩余尺寸必须保证焊点能够形成弯月面。4、焊盘宽度，应与元件端头或引脚的宽度基本一致。四、PCB制造工艺对焊盘的要求1、贴片元器件两端没连接插装元器件的应加测试点，测试点直径等于或大于1.8mm，以便于在线测试仪测试。2、脚间距密集的IC脚焊盘如果没有连接到手插件焊盘时需要加测试焊盘，如为贴片IC时，测试点不能置入贴片IC丝印内。测试点直径等于或大于1.8mm，以便于在线测试仪测试。3、焊盘间距小于0.4mm的，须铺白油以减少过波峰时连焊。4、贴片元件的两端及末端应设计有引锡，引锡的宽度推荐采用0.5mm的导线，长度一般取2、3mm为宜。5、单面板若有手焊元件，要开走锡槽，方向与过锡方向相反，宽度视孔的大小为0.3MM到1.0MM。6、导电橡胶按键的间距与尺寸大小应与实际的导电橡胶按键的尺寸相符，与此相接的PCB板应设计成为金手指，并规定相应的镀金厚度。7、焊盘大小尺寸与间距要与贴片元件尺寸基本一致。针对电子制程精密焊后清洗的不同要求，合明科技在水基清洗方面有比较丰富的经验，对于有着低表面张力、低离子残留、配合不同清洗工艺使用的情况，自主开发了较为完整的水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳，兼容的材料更为广泛；在同等的兼容性下，合明科技的清洗剂清洗的锡膏种类更多（测试过的锡膏品种有ALPHA、SMIC、INDIUM、SUPER-FLEX、URA、TONGFANG、JISSYU、HANDA、OFT、WTO等品牌；测试过的焊料合金包括SAC305、SAC307、6337、925等不同成分），清洗速度更快，离子残留低、干净度更好。合明科技摄像模组感光芯片CMOS晶片镜片清洗剂，LED芯片焊后助焊剂锡膏清洗剂、CMOS焊接后清洗剂、FPC电路板清洗剂、SMT元器件封装工艺清洗剂、微波组件助焊剂松香清洗剂、车用IGBT芯片封装水基清洗方案，SMT电子制程水基清洗全工艺解决方案,汽车用 IGBT芯片封装焊后清洗剂,IGBT芯片清洗剂,IGBT模块焊后锡膏清洗剂,IGBT功率半导体模块清洗,SMT锡膏回流焊后清洗剂,PCBA焊后水基清洗剂，系统封装CQFP器件焊后助焊剂清洗剂、SIP芯片焊后清洗剂、BMS电路板焊后清洗剂，半导体分立器件除助焊剂清洗液、半水基清洗剂、IGBT功率模块焊后锡膏水基清洗剂、PCB组件封装焊后水性环保清洗剂、SMT封装焊后清洗剂、精密电子清洗剂、半导体分立器件清洗剂、SMT焊接助焊剂清洗剂、锡嘴氧化物清洗剂、PCBA清洗剂、芯片封装焊后清洗剂、水性清洗剂、FPC清洗剂、BGA植球后清洗剂、球焊膏清洗剂、FPC电路板水基清洗剂、堆叠组装POP芯片清洗剂、油墨丝印网板水基清洗全工艺解决方案、BMS新能源汽车电池管理系统电路板制程工艺水基清洗解决方案、储能BMS电路板水基清洗剂、PCBA焊后助焊剂清洗剂、组件和基板除助焊剂中性水基清洗剂、功率电子除助焊剂水基清洗剂、功率模块/DCB、引线框架和分立器件除助焊剂水基清洗剂、封装及晶圆清洗水基清洗剂、倒装芯片水基清洗、SIP和CMOS芯片封装焊后清洗剂、SMT钢网、丝网和误印板清洗除锡膏、银浆、红胶，SMT印刷机网板底部擦拭水基清洗剂、焊接夹治具、回流焊冷凝器、过滤网、工具清洗除被焙烤后助焊剂和重油污垢清洗剂，电子组件制程水基清洗全工艺解决方案。
免洗锡膏无铅锡膏清洗剂合明科及分享：锡膏、助焊剂、松香成分是什么？锡膏试样与评估

免洗锡膏无铅锡膏清洗剂合明科及分享：锡膏、助焊剂、松香成分是什么？锡膏试样与评估合明科技专注精密电子清洗技术20多年，是SMT贴装/DIP封装，功率半导体器件及芯片封装精密清洗工艺技术方案、产品、清洗设备提供商。精密电子清洗除焊后助焊剂、锡膏、焊膏、球焊膏、焊锡膏、锡渣等残留物。水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳. 先进封装包括倒装芯片、WLCSP晶圆级芯片封装、3D IC集成电路封装、SiP系统级封装、细间距封装等等。锡膏是什么？Solder Paster （锡膏），灰色膏状体，由高纯度、低氧化性的球形合金焊料粉末与助焊剂（免清洗型助焊剂、松香基型助焊剂、水溶型助焊剂）等微量化学元素经过严格的生产流程研制而成。锡膏的类别:有铅锡膏6337；无铅锡膏305锡膏的用途1、提供形成焊接点的焊料；当焊锡膏被加热到一定温度时随着溶剂和部分添加剂的挥发、合金粉的熔化，冶金结合使被焊元器件与焊盘互连在一起经冷却而形成永久的有一定机械强度的可靠的焊点；2、提供促进润湿和清洁表面的助焊剂；在合金粉的熔化，治金结合过程中，锡膏中的助焊剂起着重要的化学作用，不但要提高焊接性能，而且要降低液态金属的表面张力；3、在焊料热熔前使元器件固定。在常温下要将电子元器件初粘在既定位置上。锡膏中锡粉的类别。为什对锡膏试样？确保锡膏的印刷效果、焊接状况、助焊剂的残留情况等。锡膏品质鱼骨区。助焊剂成分A.活化剂（Activation）：该成分主要起到去除PCB铜膜盘表层及零件焊接部位的氧化物质的作用，同时具有降低锡，铅表面张力的功效；B.触变剂（Thixotropic）：该成份主要是调节焊锡膏的粘度以及印刷性能，起到在印刷中防止出现拖尾、粘连等现象的作用;C.树脂（Resins）：该成份主要起到加大锡膏粘附性，而且有保护和防止焊后PCB再度氧化的作用；该项成分对零件固定起到很重要的作用；D.溶剂（Solvent）：该成份是焊剂成份的溶剂，在锡膏的搅拌过程中起调节均匀的作用，对焊锡膏的寿命有一定的影响。回温时间管控锡膏通常要用冰箱冷藏，冷藏温度为5—10℃C为佳。故从冷箱中取出锡膏时，若未经“回温” ，而开启瓶盖，则容易将空气中的水汽凝结，并沾附于锡浆上，在过回焊炉时，水份因受强热而迅速汽化，造成“爆锡”现象，产生锡珠回温方式：不开启瓶盖的前提下，放置于室温中自然解冻，回温时间：4小时以上。锡珠检测方法a、预先准备好瓷片与实验锡膏。b、用小钢片印刷锡膏于瓷片上实验之锡查必须与我司已导入之锡膏共同做实验。c、将刷好锡膏之瓷片进行过炉，过炉后用至少25倍之放大镜进行观察，所点之锡膏均已形成锡球，并且锡球周围均有不同数量的微小锡球，相比之下大锡球周围小锡球数量越少则表明锡育流动性好，活性好，可以将周围之小锡球收回来。印刷效果搅拌时间1、搅拌时间的长短，影响着锡膏粘度，而粘度影响着印刷效果，通过实验得出结果，最接近锡音标准粘度的搅拌时间为1分钟。2、印刷速度越大，粘度越小；反之，印刷速度越小、粘变越大、钢网上的锡膏在印刷一段时间后由于吸收了空气中的水气或助焊剂的挥发而造成锡膏粘度变化而影响印刷效果，除了可以通过适时添加新锡膏改善外还可以通过适当调整刮刀速度来改善锡膏的粘度从而改善锡膏的印刷状态。印刷脱膜检测a、对有0.4mm间跑ICZPCB进行锡膏印刷。b、印刷数量至少为10大片。c、印刷后观察0.4mm之IC是否有不下锡或拉尖现像。d、如出现不下锡或拉尖现像则表示，锡膏的印刷流动性不佳，T是模板的厚度。前提：钢网开孔为激光加电抛光并附合开孔标准）。爬锡效果扩散检测方法a、预先准备好铜片与实验锡膏b.用小钢片印刷锡膏于铜片上上。b、实验之锡膏必须与我司已导入之锡膏共同做实验。c、将刷好锡膏之铜片进行过炉，过炉后用至少25倍之放大镜进行观察，相比较之下，扩散面积越大，则活性越强，表明爬锡效果越好。松香检测方法a、锡球与铜片实验结果出来后，通过对瓷片上锡球上的观察，我们可以观察到每颗，球与焊点周围松香的堆积量与颜色。b、松香堆积越多，则表明锡膏内松香含量越多。c、松香颜色尽量为无色透明。炉后品质良率对比检测a、将实验之锡膏与，均用于同一机种，同一生产线做实验。b、将实验之锡膏各印刷10大HPCB进行正常生产。c、实验锡膏印刷之PCB正常贴片过炉后，由制造与品保共同检验其不良数。d、对不同实验锡膏所产生的不良，要具体写明点位与数量，对于不是锡膏所产生的不良要明确注明。e、对不良数量的对比，以确定那种锡膏为实验锡膏中不良率最少的锡膏。锡膏试样结果。针对电子制程精密焊后清洗的不同要求，合明科技在水基清洗方面有比较丰富的经验，对于有着低表面张力、低离子残留、配合不同清洗工艺使用的情况，自主开发了较为完整的水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳，兼容的材料更为广泛；在同等的兼容性下，合明科技的清洗剂清洗的锡膏种类更多（测试过的锡膏品种有ALPHA、SMIC、INDIUM、SUPER-FLEX、URA、TONGFANG、JISSYU、HANDA、OFT、WTO等品牌；测试过的焊料合金包括SAC305、SAC307、6337、925等不同成分），清洗速度更快，离子残留低、干净度更好。合明科技摄像模组感光芯片CMOS晶片镜片清洗剂，LED芯片焊后助焊剂锡膏清洗剂、CMOS焊接后清洗剂、FPC电路板清洗剂、SMT元器件封装工艺清洗剂、微波组件助焊剂松香清洗剂、车用IGBT芯片封装水基清洗方案，SMT电子制程水基清洗全工艺解决方案,汽车用 IGBT芯片封装焊后清洗剂,IGBT芯片清洗剂,IGBT模块焊后锡膏清洗剂,IGBT功率半导体模块清洗,SMT锡膏回流焊后清洗剂,PCBA焊后水基清洗剂，系统封装CQFP器件焊后助焊剂清洗剂、SIP芯片焊后清洗剂、BMS电路板焊后清洗剂，半导体分立器件除助焊剂清洗液、半水基清洗剂、IGBT功率模块焊后锡膏水基清洗剂、PCB组件封装焊后水性环保清洗剂、SMT封装焊后清洗剂、精密电子清洗剂、半导体分立器件清洗剂、SMT焊接助焊剂清洗剂、锡嘴氧化物清洗剂、PCBA清洗剂、芯片封装焊后清洗剂、水性清洗剂、FPC清洗剂、BGA植球后清洗剂、球焊膏清洗剂、FPC电路板水基清洗剂、堆叠组装POP芯片清洗剂、油墨丝印网板水基清洗全工艺解决方案、BMS新能源汽车电池管理系统电路板制程工艺水基清洗解决方案、储能BMS电路板水基清洗剂、PCBA焊后助焊剂清洗剂、组件和基板除助焊剂中性水基清洗剂、功率电子除助焊剂水基清洗剂、功率模块/DCB、引线框架和分立器件除助焊剂水基清洗剂、封装及晶圆清洗水基清洗剂、倒装芯片水基清洗、SIP和CMOS芯片封装焊后清洗剂、SMT钢网、丝网和误印板清洗除锡膏、银浆、红胶，SMT印刷机网板底部擦拭水基清洗剂、焊接夹治具、回流焊冷凝器、过滤网、工具清洗除被焙烤后助焊剂和重油污垢清洗剂，电子组件制程水基清洗全工艺解决方案。
BGA芯片封装器件清洗剂合明科技分享：灌封工艺在BGA装联中的应用

BGA芯片封装器件清洗剂合明科技分享：灌封工艺在BGA装联中的应用合明科技专注精密电子清洗技术20多年，是SMT贴装/DIP封装，功率半导体器件及芯片封装精密清洗工艺技术方案、产品、清洗设备提供商。精密电子清洗除焊后助焊剂、锡膏、焊膏、球焊膏、焊锡膏、锡渣等残留物。水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳. 先进封装包括倒装芯片、WLCSP晶圆级芯片封装、3D IC集成电路封装、SiP系统级封装、细间距封装等等。摘要：：随着Flip-Chip，BGA等封装形式的器件越来越多，该种类器件的球形引脚数增加，迫使电路互连的焊点尺寸缩小，虽然使我们生产的电子产品体积越来越小，重量越来越轻，但器件和印制电路板的联接强度和引脚之间的绝缘变得越来越脆弱，。因此对BGA封装形式的器件底部进行灌胶或填胶对倒装芯片装配的长期可靠性是必须的。器件底部的灌胶或填胶可以减少焊接点的应力，将应力均匀地分散在倒装芯片的封装面上、同时可以增加器件的机械和电气性能绝缘强度。关键词：灌封工艺；BGA；可靠性；湿气敏感；应力；液体环氧封装料；热膨胀系数在当今信息时代，随着电子工业的迅猛发展，计算机、移动电话等产品日益普及。人们对电子产品的功能要求越来越多、对性能要求越来越强，而体积要求却越来越小、重量要求越来越轻。这就促使电子产品向多功能、高性能和小型化、轻型化方向发展。为实现这一目标，IC芯片的特征尺寸就要越来越小，复杂程度不断增加，于是，电路的I／O数就会越来越多，封装的I／O密度就会不断增加。为了适应这一发展要求，一些先进的高密度封装技术就应运而生，BGA封装技术就是其中之一。集成电路的封装发展趋势如图所示。从图中可以看出，目前BGA封装技术在小、轻、高性能封装中占据主要地位。 BGA封装出现于90年代初期，现已发展成为一项成熟的高密度封装技术。在半导体IC的所有封装类型中，1996-2001年这5年期间，BGA封装的增长速度最快。在1999年，BGA的产量约为10亿只，在2008年预计可达80多亿只。但是，到目前为止该技术仅限于高密度、高性能器件的封装，而且该技术仍朝着细节距、高I／O端数方向发展。BGA封装技术主要适用于PC芯片组、微处理器／控制器、ASIC、门阵、存储器、DSP、PDA、PLD等器件的封装。 BGA封装虽然具有良好的性能和近乎理想的封装密度，但仍然存在一系列的问题长期未能很好解决的问题，如芯片贴装后的芯片焊球和焊盘联接的脆弱性、焊点应力、机械强度、防潮、返修等问题。 80年代IBM公司发明了底层填充技术，采用底层填充料充芯片和衬底之间的间隙，从而大大地增加了由芯片和衬底膨胀系数失配所产生的热疲劳焊点寿命。因此本文就是借鉴了芯片底部填充技术的思路，提出BGA器件在贴装后，对BGA底部进行灌胶处理，以改善芯片贴装后的芯片存在的焊球和焊盘联接的脆弱性、焊点应力、机械强度、防潮、返修等问题。以下我们就从BGA封装的特点、BGA封装结构类型、底部灌胶材料的特点和要求、如何进行底部灌胶等几个方面来阐述灌封工艺在BGA器件底部灌胶的应用。 1 BGA封装的特点 BGA(Ball Grid Array)封装，即元器件引脚排列形式为球栅阵列封装，它是在封装体基板的底部制作阵列焊球作为电路的I／O端与印刷线路板(PCB)互接的引脚。与传统的脚形贴装器件(Leaded Divce如QFP、PLCC等)相比，BGA封装器件具有如下特点。1) I／O数较多：通常，在引线数相同的情况下，封装体尺寸可减小30%以上。例如：CBGA-49、BGA-320(引脚间距1.27 mm)分别与PLCC-44(引脚间距为1.27 mm)和MQFP-304(节距为0．8 mm)相比，封装体尺寸分别缩小了84%和47%，如图所示。2) 提高了贴装成品率，潜在地降低了成本。3) BGA的阵列焊球与基板的接触面大、短，有利于散热。4) BGA阵列焊球引脚很短，缩短了信号传输路径，减小了引线电感、电阻，因而可改善电路的性能。5) 明显地改善了I／O端的共面性，极大地减小了组装过程中因共面性差而引起的损耗。6) BGA适用于MCM封装，能够实现MCM的高密度、高性能。7) BGA和CBGA都比细节距的脚形封装的IC牢固可靠。2 BGA封装的结构类型 BGA的封装类型多种多样，其外形结构为方形或矩形。根据其焊料球的排布方式可分为周边型、交错型和全阵列型BGA等。根据其基板的不同，主要分为三类：PBGA(Plastic Ball GridArray塑料焊球阵列)、CBGA(Ceramic BallGrid Array陶瓷焊球阵列)、TBGA (TapeBall Grid Array载带型焊球阵列)。如下图所示。通过对BGA封装特点和结构的分析和比较，BGA器件的优缺点如下：1）优点：体积小、重量轻、功能强。2）缺点：对湿度敏感度高、结构脆弱、焊点的抗疲劳能力差、焊点的剪切应力差、可靠性降低。现阶段主流BGA封装结构示意图随着Flip-Chip，BGA等封装形式的器件越来越多，该种类器件的球形引脚数增加，迫使电路互连的焊点尺寸缩小，虽然使我们生产的电子产品体积越来越小，重量越来越轻，但器件和印制电路板的联接强度和引脚之间的绝缘变得越来越脆弱，。因此对BGA封装形式的器件底部进行灌胶或填胶对倒装芯片装配的长期可靠性是必须的。器件底部的灌胶或填胶可以减少焊接点的应力，将应力均匀地分散在倒装芯片的封装面上、同时可以增加器件的机械和电气性能绝缘强度。所以对焊接后的BGA器件进行底部灌胶，降低BGA器件对湿度的敏感度、增强BGA器件结构、提高焊点的抗疲劳能力、改善焊点的剪切应力、提高产品的可靠性，这项工艺是十分必要和必须的工作。因此在选择底部灌胶材料也是一项很重要的工作，对于CSP和BGA的底部灌胶材料，应易于使用、储存和运输，同时应满足所需的可靠性要求。对生产工艺方面而言，如：胶水的储存条件、使用寿命、灌胶性、胶水在芯片底部的流动速度和固化时间都是应当考虑的参数。如果线路板的价值较高，则应使用可维修底部灌胶材料，因此在这种情况下，芯片灌胶后易维修性就显得尤其重要；就灌胶可靠性方面而言，无气泡、跌落寿命试验和热冲击寿命试验对于电子设备是很重要的几个因素。汽车和军事电子产品对抗冲击性、防震和剧烈的热冲击等要求更为苛刻。本文以下着重分析CSP/BGA的底部灌胶的材料选择和可操作工艺的实现。 3 底部灌胶封料大多数底部灌封胶是单组分热固化的环氧胶。可快速固化，具有高粘接性能、低模量和可修复性强。耐温性佳，贮存稳定性好。3.1 环氧树脂灌封料的主要组份及作用环氧树脂灌封料的作用是强化电子器件的整体性，提高对外来冲击、震动的抵抗力；提高内部元件、线路间绝缘，有利于器件小型化、轻量化；避免元件、线路直接暴露，改善器件的防水、防潮性能。单组分环氧树脂灌封料是一多组分的复合体系，它由树脂、固化剂、增韧剂、填充剂等组成，对于该体系的粘度、反应活性、使用期、放热量等都需要子配方、工艺、铸件尺寸结构等方面作全面的设计，做到综合平衡。目前使用的灌胶封料种类繁多，有韩国产的DU901,DU902,DU986,DU902N，以及美国产品乐泰的3513等型号（山东烟台制造），德邦的部分产品（山东烟台制造）。以及部分JIAPAN的三箭，住友和北京联合钛得公司生产的CSP/BGA底部灌封胶3113等等。但目前使用量最大的应该还是乐泰的3513。在实验过程中，我们选择了LOCTITE公司生产的CSP/BGA底部灌封胶3513做实验，下表为这种材料的性能表。 3513胶水材料性能表化学类型环氧树脂外观淡黄色液体比重@25℃1.15粘度@25℃.mPa.s4000使用寿命@23℃48小时储存条件2-10℃阴凉干潮处标准条件：温度23 ℃±2 ℃ 相对湿度:50±5% 3.2 产品性能要求环氧树脂灌封料应满足如下基本要求：性能好，适用期长，适合大批量自动生产线作业；粘度小，浸渗性强，可充满元件和线间；灌封和固化过程中，填充剂等粉体组分沉降小，不分层；固化放热峰低，固化收缩小；固化物电气性能和力学性能优异，耐热性好，对多种材料有良好的粘接性，吸水性和热膨胀系数小；某些场合还要求灌封料具有难燃、耐候、导热、耐高低温交变等性能。 3.3 储存条件 BGA/CSP的底部灌封胶如果能在±5℃下储存三个月，则只需一台低成本的冰箱，就可满足±5℃的要求。底部灌封胶在±5℃的最低储存条件下也可满足。 3.4 底部灌封胶的使用寿命使用寿命是指底部填充剂从冷冻条件下取出后可有效使用的时间。有效使用是指在一定的点胶速度下可保证的点胶量的连续性及一致性，因此在整个使用寿命中其粘度必须稳定。 3.5 底部灌封胶的性能底部灌封胶的灌封方式是否简便易操作，将对产品的产量和成本产生影响。低粘度低密度的胶水可以在较小压力下，便可以从针头出胶，速度也很快。倒装芯片的底部填充剂粘度有15 000 cps或更高，由于此类填充剂含有硅质填充物，比重达1.8，故在高速和高精度的点胶要求下，需要采用压力系统的设备，如螺旋泵和活塞泵。许多CSP和所有BGA在尺寸上都大于倒装芯片，故需要胶水具有更高的流动速度，才能满足产量的要求。3513和北京联合钛得公司生产的CSP/BGA底部灌封胶3113底部灌封胶都是为CSP/BGA特别研发，其粘度低于4 000 cps，由于改型号的胶水未加填料，比重通常在1.17，故可使用较经济简易点胶机来实现。 3.6 流动速度如上所述，CSP/BGA底部灌封胶相对于倒装芯片底部填充剂粘度和密度较低。这使得CSP／BGA底部灌封胶流动更快，对于灌封更大的面积来说更为理想。在实验过程中，我们对3513胶的流动做了分析，如下图所示。底部灌封胶的流速对胶水是否能够完全填满BGA芯片的底部是至关重要的一项性能参数指标，以下是我们通过对ZYMET公司的倒装芯片底部填充剂X6-82-5LV和LOCTITE公司生产的CSP/BGA底部灌封胶3513对芯片灌胶后的X光对比图例，可见底部灌封胶3513的流动性比倒装芯片底部填充剂要好。倒装芯片底部填充剂X6-82-5LV 底部灌封胶3513 另外，CSP/BGA芯片的底部灌胶，一定要保证底部无气泡，才能够实现器件的高可靠性，如何避免在灌胶的过程中产生气泡，主要要避免：线路板或元器件湿气、灌胶时的流动形态、助焊剂是否影响灌封胶。以下图示为使用3513底部灌封胶灌封BGA器件后X-RAY视图。烘干后的器件和未烘干器件底部的灌胶。未烘干灌胶后产生了很多气泡烘干后灌胶3.7 灌封胶的强度 BGA底部灌封一个很重要的目的就是增加其强度，这样灌封胶本身的强度变化对其灌封后的效果有很大的影响。3513胶的强度变化见下表。热强度：在特定温度下测试热老化：在特定条件下老化，在室温下测试3.8 灌胶后的可维修性灌胶后的产品在加热到200～220℃时，灌封材料应变软，粘接力也降低；灌封材料变软的温度应高于焊锡的熔点，此时元器件才很容易拆卸，以实现返修。在相同温度下，使用工具可刮掉芯片周边的胶。3.9 实验用的3513材料特性 3513底部灌封材料为达到CSP／BGA底部灌胶的要求，材料性能有了一些变化，粘度和比重降低，从而使灌胶更容易，流动速度更快；CTE有一定增长，为78 ppm／℃。 3.10 在我们做实验中3513底部灌封材料使用方法将胶从冰箱取出，室温放置1h～2 h，使胶液温度达到室温水平。预热电路板，沿元器件边缘呈“I”或“L”形针头施胶，利用毛细现象让胶液自动填充满元件底部。加温至工艺要求温度,加热固化。未用尽的胶应密封保存于用冰箱中。 4 如何实施CSP/BGA底部灌封1）以下视图为BGA芯片焊接过程图刚贴装后的BGA示意→焊接温度达到熔点时BGA示意图→回流后的BGA示意图通过以上BGA焊接流程示意图我们可以发现，BGA芯片在焊接后，PCB和芯片的底部有足够的空间可以使液体流过其底部，也就是说我们可以通过使用灌胶的方式，去改善我们在前文中谈到的BGA芯片焊接后存在的对湿度敏感度高、结构脆弱、焊点的抗疲劳能力差、焊点的剪切应力差、可靠性降低等缺点，来提供我们生产的电子产品的可靠性。2）具体的实施方法根据我们选择的底部灌封胶的特性，我建议使用以下几种方式：*计量泵灌胶计量泵能将计量好的灌封胶，定量灌注到CSP/BGA芯片和基板之间，计量泵可以保证连续一致的吐胶量。胶水是以灌注的方式在芯片四条边进行灌注，这样的方式可提供良好的圆角成型，而且比单边或L形灌注更快速。对芯片四周进行灌注，如果产量较小，可用光学放大设备来定位涂胶头在芯片的每条边的位置，减少吐胶嘴不能准确地灌胶的机会；如果产量很大，可以使用三轴自动灌封设备来实现量产。使用计量泵灌胶，前期的投入较大，一般投入为十几万到几十万之间，但是可以节约人力劳动成本和保证产品的一致性。*手动点胶机灌胶手动点胶机是通过控制时间和气压的大小，实现胶水的吐出，无法保证连续一致的吐胶量。如果对产品的吐胶的一致性不需要严格的控制和产量不大情况下，以及节约生产成本的角度出发，我建议使用手动点胶机来实现底部灌胶。因为一台手动点胶机的投入资金从一千多到三四千不等，前期投入相对较低。特别事项：在正式生产前，我建议最好每只芯片底部需要灌注胶水的量进行仔细的评估，这样可以实现对产品的量化管理，既可避免胶水的浪费，又可避免对PCB的污染。不同的公司企业单位，可以根据自己的实际情况，选择不同的灌胶方式，已到达生产成本最优化。 5 思考和建议面对世界蓬勃发展的电子装联技术，分析我国目前的电子装联产业现状，一些问题值得我们深思。(1)电子装联技术与电子产品密不可分，已经成为电子产品乃至电子系统的制造的核心技术，是电子行业先进制造技术之一，谁掌握了它，谁就将掌握电子产品和电子系统制造的未来。(2)电子装联技术与时俱进才能发展。国际上大的电子产品制造公司证明了这一点，国外生产的电子产品在稳定性和可靠性上领先于我国。我国电子装联技术如何与时俱进？尽管我国已经被国外冠以“世界工厂”的“美名”，但是我国现阶段还处在一个初级加工的阶段，因此当务之急是研究我国电子装联的发展战略，制订发展规划。二是优化我国电子装联工艺的科研生产体系。三是积极倡导和大力发展属于我国自主知识产权的原创技术。(3)重视不同领域和学科技术的交叉和融合。重视研发、试制、工艺、生产等多科学多部门联合和协调，实现过去我们经常提到的产学研一体发展的思路。(4)我们的观念、技术和管理必须与国际接轨，走国际合作之路，与世界溶为一体，共同发展。我们坚信，中国是个充满希望的国家，中国可以成为电子装联的生产大国，也一定能够成为电子产品研发的技术强国，也一定能够制度出中国特色的《IPC标准》。END来源：网络针对电子制程精密焊后清洗的不同要求，合明科技在水基清洗方面有比较丰富的经验，对于有着低表面张力、低离子残留、配合不同清洗工艺使用的情况，自主开发了较为完整的水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳，兼容的材料更为广泛；在同等的兼容性下，合明科技的清洗剂清洗的锡膏种类更多（测试过的锡膏品种有ALPHA、SMIC、INDIUM、SUPER-FLEX、URA、TONGFANG、JISSYU、HANDA、OFT、WTO等品牌；测试过的焊料合金包括SAC305、SAC307、6337、925等不同成分），清洗速度更快，离子残留低、干净度更好。合明科技摄像模组感光芯片CMOS晶片镜片清洗剂，LED芯片焊后助焊剂锡膏清洗剂、CMOS焊接后清洗剂、FPC电路板清洗剂、SMT元器件封装工艺清洗剂、微波组件助焊剂松香清洗剂、车用IGBT芯片封装水基清洗方案，SMT电子制程水基清洗全工艺解决方案,汽车用 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倒芯封装清洗剂合明科技分享：高性能高可靠性倒装芯片的互连新技术

倒芯封装清洗剂合明科技分享：高性能高可靠性倒装芯片的互连新技术合明科技专注精密电子清洗技术20多年，是SMT贴装/DIP封装，功率半导体器件及芯片封装精密清洗工艺技术方案、产品、清洗设备提供商。精密电子清洗除焊后助焊剂、锡膏、焊膏、球焊膏、焊锡膏、锡渣等残留物。水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳. 先进封装包括倒装芯片、WLCSP晶圆级芯片封装、3D IC集成电路封装、SiP系统级封装、细间距封装等等。电子器件的市场趋势当前，电器和移动AV设备市场上，智能手机和平板PC成长迅猛。智能手机的全球销量从2012年的6.5亿部增加到2013年的7.9亿部。预计2015年将达到10亿部。类似地，PC的全球销量从2011年的1.2亿台增加到2013年的1.6亿台。预计2017年将达到4.2亿台。这些移动设备要求一年比一年更高的性能、更多的功能和更低的价格。所以，用在CPU、GPU、DSP、AP和RF中的半导体产品规模更大，速度更高、更加密集。为此晶圆工艺技术正通过加大晶圆尺寸（即从150mm扩大到300mm或400mm）减少成本，并通过更细的工艺图形（即从90nm到65nm、45nm、40nm、32nm和28nm）改善至更高的集成度、功能性和速度。故与此同时要求更高的电路密度、更高的性能和更低的价格。对于集成度较大和速度较高的LSI的成熟技术，有必要开发采用低k材料的隔离技术。但为了满足这些高性能，由于用多孔和多层结构，隔离变得越来越薄。结果，LSI就变得易脆。另一方面，为了满足高速要求，LSI的电流不断增加。除了芯片尺寸不断缩小外，热密度和功耗也不断增加。所以，对于未来的半导体封装，要求解决这些问题，即层间介质的易脆性、高热、高速和低价格。半导体工艺未来的设计规则将进入20nm一代或其下，这将更加脆弱得多。20nm一代要求的封装技术下一代20nm要求的规范为：低应力，为了易脆低k层高热辐射≥5W，为了高性能LSI高速度≥10GHz，为了高功能性半导体封装趋势为了适应包括移动设备在内的电器设备的功能提高和成本下降，晶圆设计规则朝着大尺寸和细设计规则发展。为此以及为了降低成本，半导体封装技术正迅速从最标准键合技术的金线键合转移到铜线键合，以减少金的使用量。此外，倒装芯片键合技术的使用大大地满足了LSI的更高集成度和性能。2010年，全球半导体封装技术中，倒装芯片键合的份额为15%，引线键合的份额为85%。而到2015年，预计倒装芯片键合的份额将达25%，引线键合的份额将为75%。特别是对于要求高热辐射和高信号速度的高集成度高性能LSI，正积极地采用倒装芯片键合技术。常规倒装芯片技术的问题对低k的适应性通常使用的倒装芯片技术：● 焊接连接，主要结构是C4（可控塌陷芯片连接）● 对于Au凸点和ACF一类的压力键合连接● 对Au-Au一类连接的超声键合连接压力和超声键合有高压力和机械振动加于LSI，所以这些方法不能用于低k LSI。因此，在上述方法中，C4是可以采用的，因为比较这三种方法，键合时C4对芯片的损伤最小。C4技术是40年前为通用计算机发明的，一直使用至今。随着低k晶圆的不断增加，通过替代UBM（凸点下金属）结构、材料和及其改进，将C4用于低k。最近开发的Cu柱凸点（类似C4的发展）是适应直列或错开焊盘版图，不是对低k 晶圆的。有报道说，Cu柱结构封装可能破坏低k层，这是由于Cu的弹性模量高（130GPa）。热膨胀系数（CTE）不匹配是其加速因素。此外，C4技术起初是通过焊剂和焊剂的高弹性模量（50GPa）采用熔融金属结，所以，在对母板键合和安装时，由于热膨胀的差异而加到LSI 大量应力。故C4技术不能用于未来更为脆弱的LSI。热辐射目前，用于倒装芯片封装的主要是有机基板。有机基板的热导率很小，为0.5 W/mk，很难应用于高功耗的LSI。如果为了改善热辐射而附加散热或冷却系统，封装的成本、面积和高度都将增加。实际上，由于热辐射低，有一些LSI限制了其潜能以便不产生大量的热。此外，由于热辐射不良，结温度升高，使得漏电流增加，这进一步使功耗增加，功耗的增加又使其温度上升。这是一个危险的恶性循环。所以，改善热辐射是一个重要问题。信号的高速度有机基板核心层介质损耗高（0.02），核心层通孔（T/H）的阻抗高，结果，在高频范围的插入损耗高。但是，使用传统有机基板相同材料的无芯基板不是根本的对策。此外，组合层材料可以各式各样，所以，用户选择最佳材料就更为困难，整个设计要求考虑高速性能。而由于基板薄，需要改变一系列的设备。这就成了生产的障碍。由于这一问题，转移到无芯基板是有高风险的，仅能适应部分产品。传统的技术难以满足未来20nm一代。所以迫切要求以新的核心技术开发全新的半导体封装。MonsterPAC-typeC及工艺要点为了满足传统封装技术难以适应的20nm工艺，我们开发了MonsterPAC-typeC。这是与传统封装工艺与结构完全不同的封装。封装结构我们的封装结构，基板是陶瓷的，半导体芯片用凸点倒装，芯片与基板之间填充NCP（不导电浆料）。没有用环氧树脂一类的模塑。所以芯片背面是暴露的。再流焊一类的高温翘曲是小的，低于30-50μm，所以这种封装是没有焊球的LGA(触点阵列封装)，不是BGA(球栅阵列封装)。含银导电浆料用作凸点，这些凸点印刷在基板上，故在焊盘上不再制作板块。不需要晶圆凸点工艺，仅在芯片的Al焊盘上非电镀镍和金(图1-3）。与上述的类似，我们的封装仅由4种材料组成（芯片、凸点、陶瓷和NCP）。这一简单结构实现了尺寸小、薄而重量合适的封装。可用的陶瓷基板材料主要有二种：HTCC（高温共烧陶瓷）和LTCC（低温共烧陶瓷）。陶瓷的特性（如电特性、温度传导性、CTE和翘曲性）及倒装芯片键合，使我们的封装能满足从电器产品到半导体芯片广泛要求的最佳解决方案。MonsterPAC-typeC结构的特点特点如下：● 无损伤键合● 高热辐射● 低插入损耗● 高可靠性将每一个主要优势结合起来，MonsterPAC-typeC能实现20nm一代LSI的最好性能。无损伤键合我们的封装的核心技术是无损伤倒装芯片键合技术，此技术对尖端精细工艺制造的半导体芯片实现无损伤和高可靠性键合。半导体芯片无损伤指的是：低压力键合我们的键合压力能达到0.12g/凸点，是常规C4的2.4g/凸点的1/20。通过使键合负载减少到这个极限，可防止键合引起的层间介质的损伤。凸点固化过程中的回缩应力低凸点固化过程中的回缩应力低于10MPA/凸点，非常小。通过最大限度减少加于易脆介质中间层（如低k和Al焊盘及线条等等）的温度、负载和回缩应力，防止线条的断裂与裂缝，从而实现高良率和可靠的倒装芯片键合。从这些优势可见，其是唯一具有防止脆弱低k层损伤的结构的封装。高热辐射认识到半导体芯片的热量是通过封装基板辐射的，替代常规的有机基板（热导率0.5W/mk），我们选择陶瓷基板，因为其热导率超过有机基板，为14W/mk。当封装尺寸是21×21mm，用陶瓷基板时，功率耗散达到6W，比功率耗散为3.6W的有机基板提高1.7倍。低插入损耗电子设备要求在高频范围有高水平性能。陶瓷基板的插入损耗是0.42dB（@20GHz，L=5mm），而有机基板的是0.62dB，陶瓷基板允许的频率在10GHz以上，而有机基板是3GHz。抗潮湿的高可靠性和高耐受性一般的抗回流焊（MSL：湿度敏感等级）是Level 3（@30deg/60%RH192Hr）。MonsterPAC-typeC对半导体芯片是无损伤的，凸点用非熔材料制成。高温回流焊时，凸点是不熔化的，所以它不重复再熔化和再固化，陶瓷基板不吸收湿气。结果，MonsterPAC-typeC是MSL Level 1（@85deg/85%RH192Hr），它不需要预烘烤去湿和防潮包装，MonsterPAC-typeC的车间寿命是无限的。工厂效率高替代焊接凸点，我们开发了易于生产的环氧凸点结构。结果，很多晶圆凸点工艺用的设备就不必要了，消耗大量能量的焊接连接用回流焊也不必要了。所以，与同等规模的常规C4工艺工厂比较，工厂面积能减少69%，工厂的能耗减少85%。能实现节能和低环境负荷工厂。MonsterPAC-typeC工艺的特点陶瓷技术凸点MonsterPAC-typeC采用含银的导电浆料作为凸点材料。采用普通焊接印刷SMD零件的印刷技术在陶瓷基板上形成凸点。凸点处理前陶瓷基板表面的预处理、清洗处理和凸点形成后凸点的表面电镀都没有必要了。而常规有机FCBGA需要在半导体晶圆芯片的Al焊盘上长凸点，如焊剂、Au和Cu凸点。但基于陶瓷技术的凸点不需要这些晶圆长凸点工艺，而是在半导体芯片上制作非电镀Ni和Au。基于陶瓷技术的凸点实现了处理简易且成本低的工艺。此外，与常规技术中使用的焊剂、Au和Cu凸点等硬凸点（硬度≥10Hv）不同，开发了在低硬度下能保持形状的软凸点（≤1Hv）。关于含银软凸点导电浆料，我们开发的关注点是低应力、低连接电阻和细节距印刷能力。我们目前凸点形成的生产能力是面阵列焊盘：节距150μm；周边焊盘：节距75μm。但是，此焊盘节距是实际设计规则所考虑的，所以，对于仅创建凸点来说，面阵列节距60μm是可以使用的。无损伤键合用软倒装芯片键合技术，以前的NCP分配给用陶瓷上凸点技术形成的软凸点，然后，半导体芯片用倒装芯片键合。键合过程中，凸点的导电浆料和NCP同时固化，结果，连接性与可靠性二者均得以实现。键合时，FCB设备的温度在200℃以下，此温度比常规键合技术低40℃以上，键合压力低于0.12g/凸点，是常规键合技术的1/20。用这些低温低压力的热压键合，半导体芯片在键合及键合后固化时没有受到应力和外力。采用新开发的导电浆料和NCP，实现了1.0 秒以下的高速键合时间。在NCP中含有填充剂，倒装芯片键合时，填充剂存在于芯片焊盘和凸点的二侧。不过，用低压力倒装芯片键合时，填充剂埋藏在凸点内，所以不影响芯片焊盘与凸点间的连接。这是软凸点的一个优点。又通过倒装芯片焊接前NCP的分配，NCP很容易填充在凸点窄隙间，用低负载键合时芯片与基板的对准就不会发生。所以，这种键合技术适用于窄焊盘节距。常规键合技术的问题是，在焊接凸点的倒装芯片键合情况下，焊剂从熔化到固化时，很大的回缩应力（约200-500MPa/凸点）加于半导体芯片的凸点和Al焊盘上。但是，由于非熔化凸点材料及低弹性模量使得回缩应力非常小（低于10MPa/凸点），结果就实现了低应力键合技术。由于上述工艺的这些基础技术的进展，实现了无损伤倒装芯片键合。图4是倒装芯片键合后凸点视图和连接的截面图。可靠性封装级可靠性可靠性测试以下列条件评估，表1显示测试结果。被测试封装规格：芯片尺寸：5×5mm2凸点规格：150μmP/784凸点（28×28）面阵列菊花链基板尺寸：15×15mm2终端规格：0.65mmP/468针脚（22×22）样品尺寸：22pkg/批×3批电测试方法可靠性测试采用菊花电路测试工具。在某一段间隔和调节周期或小时数时的可靠性测试后测量电阻。增加超过5%时认为是失效，以此为准则。图5是1500个TC测试后凸点的截面图，没有检测到会引起断开连接的裂缝和剥层。板级可靠性测试具有某些封装尺寸和焊盘节距组合的DUT安装在母板上，此板以热循环测试方法进行测试。热循环条件是：-40℃/15分钟～125℃/15分钟循环。不管封装尺寸和焊盘节距如何，经1000个热循环测试后，没有发现任何失效。表2中，首次失效的原因是BGA焊球连接。表3比较了影响MonsterPAC-typeC，C4和C4柱封装可靠性的因素。采用低弹性模量材料，MonsterPAC-typeC实现了低翘曲结构和对温度的稳定翘曲。所以，凸点与芯片Al焊盘之间连接的应力非常小，MonsterPAC-typeC是具有易脆低k层的高可靠性封装。产品举例采用MonsterPAC-typeC的产品例子如下：APIC（应用处理器IC）现今APIC的加工正向使用低k材料的精细加工转移，这需要高温度耐受性和高速度。MonsterPAC-typeC以下列优势能满足这些要求。● 无损伤键合● 高热辐射● 高速度一些APIC客户正对MonsterPAC-typeC进行评估，准备规模生产（图6）。作为在同样条件（同样的服装，同样的芯片和同样的焊盘节距）下，有机FCBGA和MonsterPAC-typeC之间实际评估结果，MonsterPAC-typeC的温度Tj比有机封装的温度低10℃。通过精确比较Tj，其差异将为约20℃。RF模块当前对于高速通讯LSI，模块封装不断增长。这些模块要求下列特性：● 适用于高速和高频● 尺寸小对于高速高频应用，如上所述，采用陶瓷基板后可改善插入损耗，可用于10GHz。此外，由于可获得封装小、细节距倒装芯片键合，所以，多芯片和高数量的SMD零件可用于小封装内。与一些RF模块客户合作，开发了一些样品，其性能已被客户认可，正准备规模生产（图7）。对于这些模块封装，基板的湿度控制是很重要的。MonsterPAC-typeC的MSL是Level 1，所以无湿度控制。可见，MonsterPAC-typeC是最适合用于模块封装的，对于常规有机封装的SMD和倒装芯片这种模块封装需要多次再流焊。结论对于即将到来的20nm工艺一代，封装要求适应更高的热辐射和更高的速度。但是，常规的封装技术难以满足这些要求。所以需要开发能适应20nm工艺一代的新封装技术。我们开发的MonsterPAC -typeC能适应即将来到的20nm工艺一代，能使LSI性能最大化。它具有的高性能就像是一个令人惊奇的怪异产物。我们开发的MonsterPAC使C4技术成为过时的东西，成了贡献给未来下一代半导体的主要技术。用于下一代的技术开发新陶瓷基板的开发陶瓷基板的技术开发很长时间进展不明朗。目前，精细而高密度作图远落后于有机基板。为了解决作图的这一弱点以向前进步，我们开始开发精细的高密度陶瓷基板，而又不影响成本。我们的目标是20μm线条节距，达到采用精细图形的更灵活设计，通孔节距也需要更精细，目标是50μm。目前陶瓷基板的制造工艺是采用冲孔和掩膜印刷。现有的这些工艺对于精细作图的局限性很大。我们正考虑用激光和直接印刷法工艺替代它们。成功实现这一技术将提供比有机基板好得多的性能。到目前为止，陶瓷基板一般用于高端产品，不过，这种新基板将面向消费产品。而这种基板也的确需要高性能消费产品来壮大自己。这一基板与MonsterPAC技术的结合将为世界提供最佳性能和高可靠性的产品。END作者：Eiji Yamaguchi、Mutsuo Tsuji、Nozomi Shimoishizaka、Takahiro Nakano、Katsunori Hirata，CONNECTEC JAPAN Corporation针对电子制程精密焊后清洗的不同要求，合明科技在水基清洗方面有比较丰富的经验，对于有着低表面张力、低离子残留、配合不同清洗工艺使用的情况，自主开发了较为完整的水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳，兼容的材料更为广泛；在同等的兼容性下，合明科技的清洗剂清洗的锡膏种类更多（测试过的锡膏品种有ALPHA、SMIC、INDIUM、SUPER-FLEX、URA、TONGFANG、JISSYU、HANDA、OFT、WTO等品牌；测试过的焊料合金包括SAC305、SAC307、6337、925等不同成分），清洗速度更快，离子残留低、干净度更好。合明科技摄像模组感光芯片CMOS晶片镜片清洗剂，LED芯片焊后助焊剂锡膏清洗剂、CMOS焊接后清洗剂、FPC电路板清洗剂、SMT元器件封装工艺清洗剂、微波组件助焊剂松香清洗剂、车用IGBT芯片封装水基清洗方案，SMT电子制程水基清洗全工艺解决方案,汽车用 IGBT芯片封装焊后清洗剂,IGBT芯片清洗剂,IGBT模块焊后锡膏清洗剂,IGBT功率半导体模块清洗,SMT锡膏回流焊后清洗剂,PCBA焊后水基清洗剂，系统封装CQFP器件焊后助焊剂清洗剂、SIP芯片焊后清洗剂、BMS电路板焊后清洗剂，半导体分立器件除助焊剂清洗液、半水基清洗剂、IGBT功率模块焊后锡膏水基清洗剂、PCB组件封装焊后水性环保清洗剂、SMT封装焊后清洗剂、精密电子清洗剂、半导体分立器件清洗剂、SMT焊接助焊剂清洗剂、锡嘴氧化物清洗剂、PCBA清洗剂、芯片封装焊后清洗剂、水性清洗剂、FPC清洗剂、BGA植球后清洗剂、球焊膏清洗剂、FPC电路板水基清洗剂、堆叠组装POP芯片清洗剂、油墨丝印网板水基清洗全工艺解决方案、BMS新能源汽车电池管理系统电路板制程工艺水基清洗解决方案、储能BMS电路板水基清洗剂、PCBA焊后助焊剂清洗剂、组件和基板除助焊剂中性水基清洗剂、功率电子除助焊剂水基清洗剂、功率模块/DCB、引线框架和分立器件除助焊剂水基清洗剂、封装及晶圆清洗水基清洗剂、倒装芯片水基清洗、SIP和CMOS芯片封装焊后清洗剂、SMT钢网、丝网和误印板清洗除锡膏、银浆、红胶，SMT印刷机网板底部擦拭水基清洗剂、焊接夹治具、回流焊冷凝器、过滤网、工具清洗除被焙烤后助焊剂和重油污垢清洗剂，电子组件制程水基清洗全工艺解决方案。
SiP系统级封装助焊剂清洗剂合明科技分享：SiP系统级封装技术的应用与挑战

SiP系统级封装助焊剂清洗剂合明科技分享：SiP系统级封装技术的应用与挑战合明科技专注精密电子清洗技术20多年，是SMT贴装/DIP封装，功率半导体器件及芯片封装精密清洗工艺技术方案、产品、清洗设备提供商。精密电子清洗除焊后助焊剂、锡膏、焊膏、球焊膏、焊锡膏、锡渣等残留物。水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳. 先进封装包括倒装芯片、WLCSP晶圆级芯片封装、3D IC集成电路封装、SiP系统级封装、细间距封装等等。系统级封装（system in package，SIP）是一种新型的封装技术，在IC封装领域，SIP是最高级的封装。在ITRS2005中对SIP的定义是：“SIP是采用任何组合，将多个具有不同功能的有源电子器件与可选择的无源元件，以及诸如MEMS或者光学器件等其他器件，组装成为可以提供多种功能的单个标准封装件，形成一个系统或者子系统”。对于SIP而言，在单一的模块内需要集成不同的有源芯片和无源元件、非硅器件、MEMS元件甚至光电芯片等，更长远的目标则考虑在其中集成生物芯片等。目前在无线通讯领域内特别是在3G领域内，SIP是非常有潜力的技术。1. SIP的应用SIP是IC封装领域的最高端的一种新型封装技术，目前已经被广泛应用在手机、蓝牙、Wi-Fi和交换机等无线通讯领域，在汽车电子、医疗电子、消费类电子、军事电子等领域内都有一定的市场。虽然当前其份额还不是很大，但已经成为一种人们关注和发展迅速的封装技术。（1）无线通讯领域SIP的应用领域比较广泛，在无线通讯应用与研究方面最为突出。特别是在射频范围内SIP技术是一种理想的系统解决方案。其中，最早商业化的SIP模块电路是手机中的功率放大器，这类模块中可集成多频功放、功率控制及收发转换开关等功能。手机PA模组（2）汽车电子目前，SIP技术已经在汽车电子领域得到了广泛的应用，如发动机控制单元(ECU)、汽车防抱死系统(ABS)、燃油喷射控制系统、安全气囊电子系统、方向盘控制系统、轮胎低气压报警系统等。此外，SIP技术在快速增长的车载办公系统和娱乐系统中也获得了成功的应用。（3）医疗电子医疗电子注重产品的可靠性、尺寸、功能和寿命，如何在更小的体积内实现更多的功能和更好的性能是其面临的经典问题。在医疗电子领域，SIP的典型应用产品主要为可植入式电子医疗器件，如心脏起博器、心脏除颤器、输药泵、助听器等。当人体心脏持续快速跳动或电子脉冲紊乱时，医学上称之为心脏纤维性颤动，心脏除颤器可以及时产生高压脉冲对心脏进行电击，从而消除心脏纤维性颤动，使心律恢复正常。Valtronic SA使用折叠理念，将逻辑电路、存储器和无源组件结合到单独的SIP中，应用于助听器和心脏起博器。胶襄内窥镜（4）计算机和网络技术在计算机/网络技术等应用方面，往往要求将ASIC或微控制器和存储器集成在一起。例如在PC中的图形处理模块内，通常包括图形控制IC和两片SDRAM。现在绝大多数图形处理模块在生产中都采用标准的塑封焊球阵列多芯片组件方式封装。这种方式从封装角度考虑成本低，但对于存储器却不合适。因为SDRAM器件需要100%地进行动态老化。SIP减少了母板布线层数和复杂性，同时提高了母板的空间利用率，可在有限的空间中集成更多的功能块。AMDs Massive Fiji GPU with HBM（5）消费类电子消费类电子产品是SIP的主导产品，应用对象主要包括数码相机、摄像机、笔记本电脑、PDA、掌上游戏机、MP3、MP4以及各种玩具等。三星电子公司采用SIP技术开发出业界第一个集ARM处理器、NAND闪存和SDRAM于一体的组件，其在单一封装结构内，将基于ARM的应用处理器芯片、256兆字节NAND闪存芯片和256兆字节SDRAM内存芯片垂直叠装在一起，尺寸仅为17×17×1.4mm，明显地减小了产品外形尺寸，使得掌上电脑和智能手机设计人员可以灵活地创造出支持多媒体等先进功能的更加小巧的产品设计方案。图像传感器是数码相机、扫描仪、摄像头、玩具等电子产品的核心器件，其通过光电转换，将光学信号转换成数字信号，然后实现图像的处理、显示和存储。图像传感器包括一系列不同类型的元器件，如CCD、COMS图像传感器、接触图像传感器、电荷载入器件、光学二极管阵列、非晶硅传感器等，SIP技术无疑是一种理想的封装技术解决方案。蓝牙系统一般由无线部分、链路控制部分、链路管理支持部分和主终端接口组成，SIP技术可以使蓝牙做得越来越小迎合了市场的需求，从而大力推动了蓝牙技术的应用。例如，蓝牙半导体解决方案BGB202系统级封装，为移动设备设计人员带来了真正意义上的技术突破，它在一个封装内集成了多种技术，将整体蓝牙解决方案的尺寸降低到56。BGB202是对面市的BGB102 RF SIP的改进，它在一个超小型封装内集成了蓝牙无线技术功能所需的全部元件(无线电、基带、ROM、滤波器及其它分立元件)。SiP蓝牙模组(6)军事电子技术军事电子产品具有高性能、小型化、多品种和小批量等特点，SIP技术顺应了军事电子的应用需求，因此在这一技术领域具有广泛的应用市场和发展前景。SIP产品涉及卫星、运载火箭、飞机、导弹、雷达、巨型计算机等军事装备，最具典型性的应用产品是各种频段的T/R组件。T/R模块是整机最关键最基本的单元，缩小整机体积必然要从缩小每个T/R模块的体积入手，SIP技术的出现无疑能大大加快T/R模块小型化进程。在现代雷达技术中，相控阵雷达，特别是有源相控阵雷达占有十分重要的地位，其中T/R组件是整个雷达的关键部件之一。T/R组件的研制成本、稳定性和可靠性决定了整个雷达研制的周期、造价和可靠性指标，因此T/R组件的设计成为各雷达系统设计师关注的焦点。目前最常用的T/R组件由发射(T)通道、接收(R)通道和公用通道组成。例如，三菱电气公司研制采用SIP技术的TR组件构成的OPS-24有源多功能相控阵雷达。Westinghouse公司采用SIP技术生产制作了F22战斗机的x波段T/R组件，该SIP产品由8个GaAs MMIC芯片、4个GaAs数控接口芯片、若干个功放匹配网络以及RF旁路电容等构成，互连电路基板为LTCC多层基板，其内部含有22层布线以及多种形状复杂的空腔结构，线宽/间距均为125微米，与原先的分立模块相比较，体积和重量缩小了数十倍。Huges公司利用SIP技术研制出4通道x波段有源相控阵雷达T/R组件，4块A1N共烧多层陶瓷基板叠装成1个三维叠层封装结构，面积仅为32mm×32mm，与原先结构产品相比较，体积减小了86%，壳温低于125℃，产品可靠性得以明显的提高。F35相控阵雷达上的TR组件2. 系统级封装技术的发展与挑战系统级封装是一种新型的综合技术，囊括了材料、工艺、电路、器件、半导体、封装、测试等技术。这意味这项新的技术在成长的过程中要面临很多困难和挑战，例如微晶片减薄是SIP增长所要面对的重大技术挑战。现在的技术可处理厚度为50微米，如果进一步减薄，对于自动设备来说将产生问题：晶片变得过于脆弱，因此更加易碎。此外，从微晶片到微晶片的电子“穿孔”效应将损毁芯片的性能。另一挑战是LSI自由组合的技术问题。SIP中使用的LSI必须是KGD（known good die），即经过良品筛选的“确认好的芯片”。但是，大部分LSI厂家还未形成向用户提供KGD的体制。这说明并不是简单的将LSI芯片集合在一起，经封装即可使用的，而是受到诸多因素的制约。此外，还有SIP的发热问题、设计能简单化问题、如何处理界面不同等难题。微电子封装涉及的领域事实上，系统级封装不仅是封装领域的一个技术，它对整个电子制造业都会产生积极影响。主要反映在三个方面：（1）系统级封装本身促进电子制造技术进步；（2）带动相关制造装备开发；（3）促进材料与电子系统共性技术发展；系统级封装以电子系统小型化、高性能、多功能、高可靠性和低成本为目的。它要求IC不封装，尽可能裸片，因而促进了WLP和CSP的发展；它要求数字电路、模拟电路和射频电路集成在一个基板上，促进了设计方法与工具、基板工艺的发展；埋入无源元件促进了功能材料的发展；光学系统的集成促进了光学元件、材料与组装技术的发展；射频前端集成促进低损耗介质和磁性介质的开发和使用等。而这些技术并非只是系统级封装所要求的技术，事实上，它们是电子制造业的共性技术，它们的发展与提高必定促进电子制造业的技术进步。有人说系统级封装只是一个概念，不是一个产品或技术。从某种意义上说，这是对的。系统级封装可以理解为是一个目标。为达到这个目标，我们必须面对所有的挑战，克服所有的困难。在这个过程中的每一个进步其实就是现有技术的进步，由于是共性技术，就可立即用于现今的生产。总体来看，就是电子行业的进步。END文章来源：作者：杨邦朝，马嵩胡，永达 IC封装设计针对电子制程精密焊后清洗的不同要求，合明科技在水基清洗方面有比较丰富的经验，对于有着低表面张力、低离子残留、配合不同清洗工艺使用的情况，自主开发了较为完整的水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳，兼容的材料更为广泛；在同等的兼容性下，合明科技的清洗剂清洗的锡膏种类更多（测试过的锡膏品种有ALPHA、SMIC、INDIUM、SUPER-FLEX、URA、TONGFANG、JISSYU、HANDA、OFT、WTO等品牌；测试过的焊料合金包括SAC305、SAC307、6337、925等不同成分），清洗速度更快，离子残留低、干净度更好。合明科技摄像模组感光芯片CMOS晶片镜片清洗剂，LED芯片焊后助焊剂锡膏清洗剂、CMOS焊接后清洗剂、FPC电路板清洗剂、SMT元器件封装工艺清洗剂、微波组件助焊剂松香清洗剂、车用IGBT芯片封装水基清洗方案，SMT电子制程水基清洗全工艺解决方案,汽车用 IGBT芯片封装焊后清洗剂,IGBT芯片清洗剂,IGBT模块焊后锡膏清洗剂,IGBT功率半导体模块清洗,SMT锡膏回流焊后清洗剂,PCBA焊后水基清洗剂，系统封装CQFP器件焊后助焊剂清洗剂、SIP芯片焊后清洗剂、BMS电路板焊后清洗剂，半导体分立器件除助焊剂清洗液、半水基清洗剂、IGBT功率模块焊后锡膏水基清洗剂、PCB组件封装焊后水性环保清洗剂、SMT封装焊后清洗剂、精密电子清洗剂、半导体分立器件清洗剂、SMT焊接助焊剂清洗剂、锡嘴氧化物清洗剂、PCBA清洗剂、芯片封装焊后清洗剂、水性清洗剂、FPC清洗剂、BGA植球后清洗剂、球焊膏清洗剂、FPC电路板水基清洗剂、堆叠组装POP芯片清洗剂、油墨丝印网板水基清洗全工艺解决方案、BMS新能源汽车电池管理系统电路板制程工艺水基清洗解决方案、储能BMS电路板水基清洗剂、PCBA焊后助焊剂清洗剂、组件和基板除助焊剂中性水基清洗剂、功率电子除助焊剂水基清洗剂、功率模块/DCB、引线框架和分立器件除助焊剂水基清洗剂、封装及晶圆清洗水基清洗剂、倒装芯片水基清洗、SIP和CMOS芯片封装焊后清洗剂、SMT钢网、丝网和误印板清洗除锡膏、银浆、红胶，SMT印刷机网板底部擦拭水基清洗剂、焊接夹治具、回流焊冷凝器、过滤网、工具清洗除被焙烤后助焊剂和重油污垢清洗剂，电子组件制程水基清洗全工艺解决方案。
3D封装免洗助焊剂清洗剂合明科技分享：3D封装对电源管理器件性能及功率密度的提升分析

3D封装免洗助焊剂清洗剂合明科技分享：3D封装对电源管理器件性能及功率密度的提升分析合明科技专注精密电子清洗技术20多年，是SMT贴装/DIP封装，功率半导体器件及芯片封装精密清洗工艺技术方案、产品、清洗设备提供商。精密电子清洗除焊后助焊剂、锡膏、焊膏、球焊膏、焊锡膏、锡渣等残留物。水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳. 先进封装包括倒装芯片、WLCSP晶圆级芯片封装、3D IC集成电路封装、SiP系统级封装、细间距封装等等。引言自出现以来，半导体产业一直遵循着资源最大化的轨迹。持续收缩的工艺技术使得芯片设计者可以集成更多的创新技术到更小尺寸的晶元上。而亚微米工艺的引入从空间上反向影响了芯片设计领域：虽然芯片的物理面积不断缩小，但是芯片设计者可以操作的空间变大了。现在，这个行业面临着物理学定律的挑战。继续减小晶元的工艺尺寸并不能相应带来同等的性能增加。当然，市场对芯片性能提升的追求是永无止境的。特别是高端计算机和通讯系统，对电源管理器件和其他类型芯片高性能的要求与日俱增。许多力量在推动芯片设计人员去寻找和发现包括芯片封装在内的半导体产业创新。一个芯片如何被封装甚至和芯片本身一样，对电源管理器件的性能参数至关重要。一个芯片的性能不应该止于封装；相反，如果一个芯片已达到其最大特性，封装可以增强和延伸其性能。创新的芯片封装技术和芯片本身一样，对整个芯片的性能参数至关重要。这适用于许多电源管理器件应用的领域，如高性能计算机，通讯系统。在这些领域中，效率，尺寸，电流能力，热管理和稳定性最为关键。比如，提升通讯设施里交换机，服务器，网关和其他系统里DCDC变换器的效率可以降低系统的功耗，从而降低供应商维护操作基础设施的费用。还有很多其他的例子来说明电源管理器件特性的重要性。器件的封装技术，包括从2D到3D的变化，对芯片的性能优化起了主要作用。TI的Powerstack封装技术是一种简单且独特的3D封装方案，它在许多应用和系统里提升了电源管理器件的性能参数。本文会着重介绍Powerstack技术的优势，实际应用结果以及在未来的发展前景。1. 新维度上的创新在过去，设计一个系统的电源子系统时，需要找到性能合适的器件并有效的使用它们。但对今天高性能计算机和通讯系统的需求来说，设计一个电源子系统非常具有挑战性。多路且相当多样化的电压需求，体积的限制，环保材料的需求，更低的功耗以及其他的考虑会影响到电源系统的设计和组成。比如，由于系统环境的改变，DCDC 变流器的设计也相应的改变。对手机市场低端低电流的应用，单晶元的方案或者双晶元的方案（包括一个控制器和MOSFET）可以满足大部分的需求。如果需要额外的MOSFET，通常放在第一个MOSFET的旁边并使其内部连接到控制器。这种两个MOSFET并排放置的方式消耗了明显的板面积；同时，因为芯片之间的电寄生参数，影响了变流器的性能。（如图1）图1. 两个MOSFET 和控制器IC 并排放置的方案2. 叠层放置MOSFET的好处为了克服分立方案的不足，TI 发明了Powerstack封装技术。不局限于两个维度，Powerstack封装方案利用三个维度，把MOSFET堆叠在一个创新的封装里。和其他封装技术类似，堆叠的主要好处是充分利用了3D 的集成度。堆叠技术减小了芯片的2D面积，并节省了板空间。当然，Powerstack封装除了节省空间，在其他方面也有一定的优势。Powerstack封装的额外优势是增强了电性能和热性能。如上所述，堆叠方式通过公共点的直接连接消除了一些电寄生参数。Powerstack封装中的铜片连接是一种非常有效的技术，它可以充分的利用封装技术并提供非常低的阻抗。同时，TI的NexFET也很适用于堆叠技术，因为其地端可以和封装的散热片连在一起，更有效的把热传递给印制板。Powerstack充分利用了各种封装技术和材料，可以实现更多的集成。TI NexFET同步BUCK功率模块是一个典型的堆叠封装实例，它把两个MOSFET集成在一个小外形封装内。再在同样的封装内加入一个控制器就构成了完整的功率控制部分。一个利用Powerstack技术制成的功率模块如图2所示，其中上管MOSFET和下管MOSFET通过厚铜片连接起来。下管芯片和引线框的基板连在一起，同时也为下管的地提供一个通路。这种结构可以给电源子系统的设计人员带来很多好处，比如节省了布板空间，提高了电流能力，效率和热性能。图2. POWERSTACK封装j结构2.1 节省布板空间在今天，由于高性能计算机和通讯产品越来越小型化，故减少布板面积非常重要。而3D 封装的创新为这种减少提供了可能。和之前几代封装局限于X 和Y 维度不同，Powerstack可以充分的利用Z 维度。与分立的MOSFET 相比，把两个MOSFET 竖向组装在一个封装里，可以节省同步BUCK 变流器至少一半的面积。如果把控制器再集成在相同的封装里则更进一步节省空间。因为Powerstack封装的灵活性和扩展性，通用的控制器都可以被集成，一些满足特殊应用的客户化解决方案也因此容易被开发。图3. 使用POWERSTACK节省布板空间的实例2.2 更高的过电流能力图4 的电路显示在Powerstack封装中芯片的电寄生参数非常小。在此种情况下，寄生电阻和电感的幅值及出现概率都减小了。因此，由于导通损耗和开关损耗的降低，芯片过电流的能力被增强了。在电源系统中，高速的开关频率因其显著减小外置电感的大小和价格广受青睐。而使用Powerstack封装，可使用更高的开关频率，为布板空间的进一步减小打下了基础。图4. 使用POWERSTACK可支持更大电流和更高开关频率2.3 效率Powerstack封装可以减小电路中的电寄生参数，从而减小了开关和导通损耗。所以，与分立解决方案相比，可以实现更高的转换效率。图5 是Powerstack封装和普通分立封装的效率曲线比较。图5. POWERSTACK和离散方式的效率比较2.4 热管理Powerstack的另一个优势是热性能。如前所述，此种封装可以显著降低寄生的电参数，所以可以降低开关和导通损耗，从而产生更少的热损耗。在高性能计算机和通讯系统中，降低功耗可以节省能源和散热的开支，且把预算留给高性能的DSP 和处理器，故降低功耗是最重要的设计目标之一。同时，Powerstack本身的结构也可以提升热性能。在Powerstack封装中，封装底部的焊盘一般是和地连接在一起的，而通常，在系统中地层是最大且最容易导热的平面。所以，Powerstack封装利用热传导路径对热性能进行了优化，如图6 所示。相反，传统的分立MOSFET 或者并排放置的MOSFET 一般被置于开关节点或输入节点。而这些节点并不像地平面一样容易散热。从图8 可以看到两种方式热性能的显著差别。图6. POWERSTACK封装通过地平面优化的散热路径图7. 传统分立MOSFET散热路径被SW 和VIN 节点限制图8. POWERSTACK和并排放置MCM 的热性能比较2.5 稳定性在电源管理的封装中稳定性是一个重要的需求，通常被放在很高的优先级里。Powerstack封装技术的稳定性在功率模块和全集成产品里被广泛验证，满足或超过了TI 的质量，耐久性和可靠性测试。而Powerstack的散热能力又提升了芯片的稳定性，它可以显著降低器件生命周期的操作温度。3. 封装的作用Powerstack封装技术显示出芯片的封装在半导体芯片的性能和具体参数上具有关键作用。特别是在同步BUCK 变流器的功率模块里，Powerstack显示出这种新的3D 堆叠创新可以帮助优化电源管理器件的重要参数，包括布板面积，效率，过电流能力以及热性能。在高性能计算机及通讯设备等许多应用中，Powerstack可以极大提升系统的性能并降低终端产品的风险。此种技术会在将来广泛应用。EDN文章来源： TI IC封装设计针对电子制程精密焊后清洗的不同要求，合明科技在水基清洗方面有比较丰富的经验，对于有着低表面张力、低离子残留、配合不同清洗工艺使用的情况，自主开发了较为完整的水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳，兼容的材料更为广泛；在同等的兼容性下，合明科技的清洗剂清洗的锡膏种类更多（测试过的锡膏品种有ALPHA、SMIC、INDIUM、SUPER-FLEX、URA、TONGFANG、JISSYU、HANDA、OFT、WTO等品牌；测试过的焊料合金包括SAC305、SAC307、6337、925等不同成分），清洗速度更快，离子残留低、干净度更好。合明科技摄像模组感光芯片CMOS晶片镜片清洗剂，LED芯片焊后助焊剂锡膏清洗剂、CMOS焊接后清洗剂、FPC电路板清洗剂、SMT元器件封装工艺清洗剂、微波组件助焊剂松香清洗剂、车用IGBT芯片封装水基清洗方案，SMT电子制程水基清洗全工艺解决方案,汽车用 IGBT芯片封装焊后清洗剂,IGBT芯片清洗剂,IGBT模块焊后锡膏清洗剂,IGBT功率半导体模块清洗,SMT锡膏回流焊后清洗剂,PCBA焊后水基清洗剂，系统封装CQFP器件焊后助焊剂清洗剂、SIP芯片焊后清洗剂、BMS电路板焊后清洗剂，半导体分立器件除助焊剂清洗液、半水基清洗剂、IGBT功率模块焊后锡膏水基清洗剂、PCB组件封装焊后水性环保清洗剂、SMT封装焊后清洗剂、精密电子清洗剂、半导体分立器件清洗剂、SMT焊接助焊剂清洗剂、锡嘴氧化物清洗剂、PCBA清洗剂、芯片封装焊后清洗剂、水性清洗剂、FPC清洗剂、BGA植球后清洗剂、球焊膏清洗剂、FPC电路板水基清洗剂、堆叠组装POP芯片清洗剂、油墨丝印网板水基清洗全工艺解决方案、BMS新能源汽车电池管理系统电路板制程工艺水基清洗解决方案、储能BMS电路板水基清洗剂、PCBA焊后助焊剂清洗剂、组件和基板除助焊剂中性水基清洗剂、功率电子除助焊剂水基清洗剂、功率模块/DCB、引线框架和分立器件除助焊剂水基清洗剂、封装及晶圆清洗水基清洗剂、倒装芯片水基清洗、SIP和CMOS芯片封装焊后清洗剂、SMT钢网、丝网和误印板清洗除锡膏、银浆、红胶，SMT印刷机网板底部擦拭水基清洗剂、焊接夹治具、回流焊冷凝器、过滤网、工具清洗除被焙烤后助焊剂和重油污垢清洗剂，电子组件制程水基清洗全工艺解决方案。
多功能芯片封装中性水基清洗剂合明科技分享：什么是微系统与SiP、SoP集成技术？

多功能芯片封装中性水基清洗剂合明科技分享：什么是微系统与SiP、SoP集成技术？合明科技专注精密电子清洗技术20多年，是SMT贴装/DIP封装，功率半导体器件及芯片封装精密清洗工艺技术方案、产品、清洗设备提供商。精密电子清洗除焊后助焊剂、锡膏、焊膏、球焊膏、焊锡膏、锡渣等残留物。水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳. 先进封装包括倒装芯片、WLCSP晶圆级芯片封装、3D IC集成电路封装、SiP系统级封装、细间距封装等等。摘　要：微系统技术是突破摩尔定律极限的重要解决途径之一，受到广泛关注。微系统的实现途径有SoC、SiP和SoP三个层级，其中SiP和SoP以其灵活性和成本优势成为近期最具应用前景的微系统集成技术。综述了SiP和SoP的技术内涵、集成形态以及关键技术，为微系统集成实现提供参考。关键词：微系统；系统级封装（SiP）；基于封装的系统（SoP） 0 引言微系统是融合体系架构、算法、微电子、微光子、微机电系统（Micro Electro Mechanical Systems，MEMS）五大要素，采用新的设计思想、设计方法、制造方法，将传感、处理、执行、通信、能源等五大功能集成在一起，具有多种功能的微装置[1]。其中，体系架构是构建微系统的骨架，功能算法是微系统的灵魂，微电子、光电子、MEMS等是微系统的基本元素，学科交叉融合是微系统创新的源泉（如图1所示）。近年来，微电子技术的发展已经从单一的摩尔定律向超越摩尔定律发展，即在尺度缩小的基础上更加突出功能的融合。微系统的发展与微电子和集成技术的发展息息相关，微电子沿着摩尔定律继续发展，它追求的是更小的纳米尺度工艺，以此推动集成电路向更高的集成度方向发展。集成技术沿着超越摩尔定律的方向发展，它面向应用，通过射频、模拟、光电等多种功能的融合集成提升集成密度[2]。微系统集成则是综合了延续摩尔和超越摩尔两条路径的最新成果，通过三维异质异构集成实现更高的价值（如图2所示）。系统的多功能融合和多专业多学科高度交叉给集成制造能力和工艺技术带来了前所未有的机遇与挑战。在三层架构的微系统集成实现途径中，SoC期望在单芯片上通过异构甚至异质的方式集成多个系统功能，是微系统的终极目标，但其受限于材料和工艺兼容性等问题，技术难度大，研发周期长，成本高昂，还无法实现大规模的集成。因此，目前更多是以多功能芯片的形态存在，必须与其他技术手段相结合才能实际应用于电子装备和系统。SiP是将多种异构芯片、无源元件等采用二维或三维形式集成在一个封装体内。其具有更高的灵活性，更高的综合集成密度，更高的效费比，是目前微系统集成的热门研究领域。然而，SiP由于其本身集成规模的限制，以及部分功能集成手段的制约，仍很难综合解决散热、电源、外部互连和平台集成等系统必备需求，也仍无法构成独立的系统。SoP则是面向系统应用，基于系统主板，将SiP、元器件和连接器、散热结构等部件集成到一个具备系统功能的广义封装内。SoP可以加载系统软件，可以具有完整的系统功能，是功能集成微系统最合理、最直观的集成形势，也是整机和系统的核心集成能力[3]。如图4所示，在DARPA提出的理想阵列中，也可以见到从SoC到SiP，再到SoP最终到系统的实现过程，其中需要从纳米到微米，再到毫米的跨越多个尺度的集成制造手段。本文将重点分析SiP和SoP的内涵形态与关键技术。由于SoC的集成关键技术主要集中在微电子芯片工艺，在本文中不做重点论述。1 SiP的内涵形态与关键技术如图5所示，SiP在集成封装行业中有两种不同的表述，分别是堆叠芯片封装（Stacked ICs andPackage）和系统级封装（System in Package）。其中，后者的使用较为广泛。然而，这两种表述具有很强的互补性，其关键技术共同构成了SiP的丰富内涵。堆叠芯片封装的关注焦点在芯片和芯片的堆叠形态，可以理解为芯片级/晶圆级的集成封装。系统级封装则更多的关注功能的融合，主要依托于多功能的封装基板，可以理解为基板级的集成封装。1.1 堆叠芯片封装堆叠芯片封装的集成形态是在硅、玻璃或其他材料的圆片或晶圆上通过微米级的工艺手段集成各类裸芯片与无源元件。该集成方式具有微米级的线宽和精度，具有高精度、高密度集成特点，是半导体工艺向上拓展后在异构集成中的应用。然而，与SoC类似，堆叠芯片封装的集成规模、功能复杂度相对较低，结构强度较低，环境适应性较弱，当前较难直接在系统中集成应用，通常需要进行二次封装。如图6所示，堆叠芯片封装的集成形态既包括以转接板为过渡的2.5D集成，也包括芯片/晶圆直接堆叠的3D集成[4]。如图7所示，在2.5D和3D集成的基础上，堆叠芯片封装有三种典型的集成形态：1）D2I（Die toInterposer）：制作带TSV（ThroughSi Vias，硅通孔）互连通孔、IPD（集成无源元件）和微通道散热的硅基无源转接板，表面集成有源器件后三维堆叠。2）D2W（Die toWafer）：对已有CMOS（ComplementaryMetal-Oxide-SemiconductorTransistor，互补金属氧化物半导体）晶圆做重布线和TSV互连通孔，表面集成其他非CMOS器件后三维堆叠。3）W2W（Waferto Wafer）：各同类或异类晶圆直接三维堆叠键合集成。其中D2I是典型的2.5D集成形态，D2W进入到3D集成领域，而W2W是典型的3D集成形态。三种集成形态的兼容性、灵活性和技术成熟度可以简单排序为D2I>D2W>W2W[5-7]。堆叠芯片封装主要采用晶圆后道工艺，有三项主要关键技术：垂直通孔、重布线与IPD集成和互连与键合。如图8所示，垂直通孔是通过硅、玻璃等转接板或晶圆内的互连通孔，实现信号的高密度低损耗垂直互连。典型孔径为5~50 μm，典型深径比为5:1~10:1。如图9所示，重布线与IPD集成是通过转接板/晶圆表面的多层重布线，实现裸芯片与晶圆间，晶圆与晶圆间的接口匹配，同时将占据表面的部分无源元件内埋。典型线宽为2~10 μm。如图10所示，互连与键合是通过同质/异质材料的键合集成，实现裸芯片与晶圆间，晶圆与晶圆间的机械连接和电气互连。键合方式包括金属键合、高分子键合、硅-硅/氧化硅-氧化硅/硅-氧化硅键合等[8-10]。1.2 系统级封装系统级封装的集成形态是以高密度基板为核心，集成组装射频、模拟、数字、光电等各类元器件，构建高性能核心功能单元，实现芯片的互连、散热和环境适应性防护[11]。该集成方式与晶圆级集成相比集成规模更大，功能更复杂，结构强度更能适应各种复杂环境需求（如图11所示）。相应的，该集成方式的集成密度相对晶圆级集成较低。系统级封装主要采用封装工艺，有三项主要关键技术：高密度基板、多功能异构组装、封装与防护和封装多层堆叠（Package on Package，PoP）。高密度基板是SiP集成的物理载体，其功能包括元器件之间的电气互连，传输射频、模拟、数字等信号；内埋集成部分无源元件，包括电容、电阻、电感，以及功分器、滤波器等；为元器件提供散热通道。常用的SiP封装高密度基板包括多层树脂基板和多层陶瓷基板/管壳，其选择的影响因素包括线条宽度、布线层数、后续封装防护方式等（如图12所示）。如图13所示，多功能异构组装是通过引线、倒装等主要手段，将数字、模拟、射频甚至光电器件通过键合集成组装在高密度基板上，实现特定的部件功能。其还包括粘接、贴片、底部填充等集成关键技术。封装与防护是以一定的手段将较脆弱的芯片保护起来，以满足特定应用下的环境适应性要求和可靠性要求。根据应用领域的不同和对环境适应性可靠性的要求不同，可以采用非气密性封装和气密性封装（如图14和图15所示）。其中，非气密性封装用于对可靠性要求较低的场合，包括塑封、包封、粘接金属盖等手段实现保护与电磁屏蔽。气密性封装主要用于高可靠场合，包括陶瓷/玻璃封装、金属封装等手段。多层堆叠：与芯片和晶圆级的三维堆叠类似，SiP封装在平面上的集成空间已经不足，可通过三维堆叠集成，在提升集成密度的同时，降低互连长度，提升性能（如图16和图17所示）。2 SoP的内涵形态与关键技术在一个电子系统中，半导体IC芯片通常只占体积的10%，通过SoC和SiP技术可以解决系统体积10%~20%的缩减。其余空间则被大量的分立无源元件、电路板及其线缆连线占据。SoP提供了解决这80%~90%问题的系统集成路径，通过“超越摩尔定律”的方式，从根本上大幅提升系统集成密度，成数量级降低系统整体的体积质量（如图18所示）。如图19所示，SoP是基于封装的系统，是基于系统主板，将SiP、元器件和连接器、散热结构等部件集成到一个具备系统功能的封装内。它通过对数字、射频、光学、微机电系统的协同设计和制造，提供几乎所有的系统功能，是在SiP以上更高层次的集成，也属于广义的封装集成领域。如图20所示，SoP的基本集成形态是2.5D的板级集成，是在2D的多功能高密度系统母板上集成3D的高密度封装单元，最终形成一个具有系统功能的板级微系统。在消费电子领域，智能手机的核心功能就是通过SoP的形式集成实现的（如图21所示）。SoP集成有四项关键技术，分别是系统母板、高密度混合信号多工艺跨尺度异构集成与互连、集成可靠性与多层级热管理。如图22所示，系统母板是整个SoP微系统提升集成密度的基础和核心。在系统母板内部嵌入射频、数字、光等所需的高质量信号传输，以替代大量线缆，大幅缩小体积重量；嵌入阻容、功分、滤波等无源元件，以替代大量分立无源元件，大幅节省平面面积，用于有源芯片的集成；嵌入散热结构，以替代部分分立散热结构，降低体积质量。如图23所示，SoP微系统具有基本完整的系统功能，需将各类异构SiP封装或元器件在SoP主板上组装集成并实现高质量信号互连。集成互连的信号包括数字、模拟、射频、光等复杂信号；集成工艺包括正装集成、引线键合、倒装集成、SMT和光电集成等；集成尺度从10 μm到mm跨过至少两个量级。因此，高密度混合信号多工艺、跨尺度异构集成与互连工艺兼容性是核心问题。如图24所示，SoP主板与SiP封装相比尺寸大、密度高、材料体系多样、集成要素种类数量多、工艺过程复杂，系统可靠性保障难度明显增加，需要更加详细精确的可靠性设计与验证。SoP系统集成密度大幅提升，带来热耗的大幅增加，系统散热压力剧增，需建立芯片到SiP封装到SoP微系统的全套多层级热管理体系（如图25所示）。传统主要通过热传导的散热方式将可能不再适用，需要引入微流道、微热管、微喷流、相变散热等新型散热手段。3 结论微系统技术是突破摩尔定律极限的重要解决途径之一，当前已进入“百花齐放、百家争鸣”的高速发展阶段。微系统的集成实现途径有SoC、SiP、SoP三个层级，其中SiP和SoP以其灵活性和成本优势成为近期最具应用前景的微系统集成技术，本文浅析了SiP和SoP的技术内涵、集成形态以及关键技术，为微系统集成实现提供参考。END 文章来源：原创向伟玮高可靠电子装联技术针对电子制程精密焊后清洗的不同要求，合明科技在水基清洗方面有比较丰富的经验，对于有着低表面张力、低离子残留、配合不同清洗工艺使用的情况，自主开发了较为完整的水基系列产品，精细化对应涵盖从半导体封测到PCBA组件终端，包括有水基和半水基清洗剂，碱性和中性的水基清洗剂等。具体表现在，在同等的清洗力的情况下，合明科技的兼容性较佳，兼容的材料更为广泛；在同等的兼容性下，合明科技的清洗剂清洗的锡膏种类更多（测试过的锡膏品种有ALPHA、SMIC、INDIUM、SUPER-FLEX、URA、TONGFANG、JISSYU、HANDA、OFT、WTO等品牌；测试过的焊料合金包括SAC305、SAC307、6337、925等不同成分），清洗速度更快，离子残留低、干净度更好。合明科技摄像模组感光芯片CMOS晶片镜片清洗剂，LED芯片焊后助焊剂锡膏清洗剂、CMOS焊接后清洗剂、FPC电路板清洗剂、SMT元器件封装工艺清洗剂、微波组件助焊剂松香清洗剂、车用IGBT芯片封装水基清洗方案，SMT电子制程水基清洗全工艺解决方案,汽车用 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