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2019-11-13

晶圆级封装焊后清洗合明科技分享:晶圆级封装工艺技术及可靠性评价方法

发布者:合明科技Unibright ; 浏览次数:326

 晶圆级封装焊后清洗合明科技分享:晶圆级封装工艺技术及可靠性评价方法


便携式及手持电子设备的小型化,激发了传统BGACSP封装往更小尺寸的发展趋势。芯片级封装(Chip Scale PackageCSP),是芯片面积与封装面积之比接近1:1的一种封装形式,而晶圆级封装(Wafer Level PackageWLP),可以认为是一种经过改进和提高的CSP,广泛应用于智能手机、可穿戴设备等领域的集成电路,如功率放大器、电源模块、射频滤波器、存储器及逻辑电路等。

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晶圆级封装,以晶圆片为加工对象,在晶圆片上同时对多个芯片进行全部的封装及测试,最后再切割成单个器件,使用时直接贴装到基板或印刷电路板上。由于晶圆级封装的封装尺寸与基板或印制电路板上安装面积相同,所以WLP通常被认为是集成电路封装的最终形式,WLP的封装尺寸优势如图1所示。

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1  10mm2的芯片尺寸与组装封装之间的关系

从图1可以看出,10mm2的芯片,如采用典型的QFP扁平封装占据约900mm2的安装面积,载带自动焊封装(Tape Automated BondingTAB是将芯片组装在金属化柔性高分子聚合物载带上的封装技术)、板上芯片封装(Chip On BoardCOB是将晶圆直接安装到印制电路板,然后用键合丝实现互联,再用有机材料涂覆到晶圆上完成后期封装)分别占据550mm2300mm2,而WLP只需约100mm2的安装面积,这就表明WLP可以使整机模块尺寸更小、重量更轻、集成度更高,同时成本也更低。WLP主要用于具有以下功能的集成电路:

  • 低引脚数(≤200

  • 焊球间距范围为0.50mm0.40mm0.35mm0.30mm

  • 小尺寸芯片(≤5mm*5mm

  • 低成本、低端

  • 大批量使用


晶圆级封装后的体积与集成电路的裸芯片基本一致,并且整合了芯片的前端和后端工艺,封装成本也随着晶圆尺寸(圆片级封装的成本与每个圆片上的芯片数量密切相关,晶圆尺寸的增加,每个晶圆就可以生产更多的IC,芯片数越多,晶圆级封装的成本也就越低)的增加或IC封装尺寸的降低而减少,如图2所示。


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图2  WLP与传统封装的相对成本效益


晶圆级封装以晶圆形式的批量生产工艺进行制造,加工效率高,与其它封装类型相比,尺寸也较小,很好的满足便携式电子设备尺寸不断减小的需求;在传输性能上,有效增加了数据传输的频宽并减少了信号损耗,提升了数据传输的速度和稳定性;在散热性能上,由于WLP没有像传统封装的塑封料或陶瓷包封,所以散热能力效果更优;另外,晶圆级封装的芯片设计和封装设计可以统一考虑、同时进行,这将大大提高设计效率,从芯片制造、封装再到产品发往用户的整个过程中,周期也会大幅缩减(图3所示)。


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图3   WLP批量生产(同时设计和封装)

1晶圆级封装(Fan-in WLP)工艺技术

从封装技术特点上看,晶圆级封装主要分为Fan-inFan-out两种形式。传统的WLP 封装大多数采用Fan-in型态,应用于低I/O数量的产品。Fan-in晶圆级封装工艺典型流程如图4~5所示,并引入了重布线(RDL)和凸点(Bumping)两项关键技术。


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4  WLP制造工艺流程

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图5   WLP制造工艺解析


其中重布线技术,是将沿芯片外围分布的焊接区转换为在芯片表面上按照平面阵列式分布的凸点焊区。首先,在晶圆上进行薄膜介质层淀积,便于增强硅片的钝化作用;然后涂覆BCB(双苯环丁烯)或PI(聚酰亚胺)作为再分布的聚合物层(5μm),起到凸点形成和装配工艺的应力缓冲的作用;把Ti层(典型材料为Ni/CuTi/Cu/NiTi/W/Au。)溅射到晶圆上,作为金属焊盘和凸点之间的扩散阻挡层;利用旋转式涂覆光刻胶,形成电镀掩膜,并在光掩膜内部电镀5μm的铜(电镀Cu来使重新布线的金属化获得低电阻率);金属淀积之后,除去光刻胶,并采用干/湿蚀刻法除去电镀基体;把重新布线金属化用焊料掩膜(光BCB)覆盖,最后再采用溅射和电镀淀积凸点底部金属层(UBM),UBM是芯片上金属焊盘与凸点直接的关键界面层,提供电气连接。


涂覆第一层聚合物薄膜(Polymer Layer),以加强芯片的钝化层(Passivation),起到应力缓冲的作用;涂覆第二层聚合物薄膜,主要是起到晶圆表面平坦并保护RDL层的作用。重布线金属层(RDL)的目的是对芯片的铝焊区位置进行重新布局,使新焊区满足对焊料球最小间距的要求,并使新焊区按照阵列排布(图6所示)。最后一道金属层是UBMUnder Bump Metalization,球下金属层),与RDL一样的工艺流程制作。


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图6  重布线金属层


凸点作为晶圆级封装的I/O电极,因此凸点制作也是晶圆级封装工艺过程的关键工序,它是在晶圆的新焊接区上形成凸点。凸点制作的工艺通常有多种方法,每种方法都各有其优缺点,适用于不同的工艺要求,所以选择合适的凸点制作工艺极为重要。凸点制作技术通常有三种典型工艺:电镀法、植球/模板印刷及铟凸点蒸发沉积,其特点及适用性见表1所示。

表1   晶圆级封装凸点制作方式

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电镀法生成的凸点最小直径可到30μm,具有适合I/O端数多、凸点尺寸可调、并能实现晶圆级封装(WLP)等优点;焊料(无铅或有铅)凸点植球工艺是一种较实用的工艺技术,工艺简单、成本较低、一致性好,可应用于常规厚度680μm的20cm或15cm晶圆上的凸点制作,凸点典型直径及间距分别为300μm~250μm、500μm~400μm;铟凸点蒸发沉积可实现目前最小的凸点间距和直径,并且操作温度较低,制作工艺成熟,最小凸点间距可达到15μm。该工艺所应用的关键技术为UBM溅射、厚胶光刻、铟蒸发。


晶圆凸点典型制作工艺流程(图7所示),首先在晶圆上沉积并图案化一层BCB钝化层后,完成UBM 层的制作,在凸点金属化叠层下沉积,为电镀焊料形成模板,电镀之后,将光刻胶去除并刻蚀掉暴露出来的UBM层,最后沉积焊膏,回流形成焊球。

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图7   晶圆凸点典型制作工艺流程


另外,由于互连必须基于WLP的芯片面积大小,所以高数量的I/O将需要直径非常小的凸点(焊球)。图8100μm间距WLP的凸点区域阵列,虽然制造这样的焊球在技术上是可行的,但是需要高密度的PWB来互连,这无疑将增加印刷电路板的制造成本。目前PWB最紧密的板间距是500μm,如果板间距提高到100μm,则需要25μm的光刻技术。


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图8   凸点间距与印刷线路板互联的关系

2晶圆级封装(Fan-out WLP)工艺技术

标准WLP(fan-in WLP)是在晶圆未进行切片前,对芯片进行封装,之后再进行切片分割,完成后的封装大小与芯片的尺寸相同。Fan-in封装的芯片尺寸和产品尺寸在二维平面上是一样大的,芯片有足够的面积把所有的I/O接口都放进去,但伴随I/O数目的增加,焊球间距的要求也趋于严格,加上印刷电路板对于IC封装后尺寸以及信号输出的调整需求,芯片的尺寸也不足以放下所有I/O 接口时,则衍生出扇出型(Fan-out)WLP。Fan-out封装是基于晶圆重构技术,是将芯片重新埋置到晶圆上,然后按照与标准WLP 工艺类似的步骤进行封装,得到的实际封装面积要大于芯片面积,在面积扩展的同时也可以增加其它有源器件及无源元件形成SiP(图9所示)。


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图9  扇出型(Fan-out)WLP

目前,大多数Fan-out WLP采用芯片面向上及芯片面向下两种工艺形式,见图10~图11所示。

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图10  Fan-out WLP(Die Face-Up)

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图11  Fan-out WLP(Die Face-Down)

Fan-out WLP是采用晶圆级模塑技术,首先把测试合格的芯片嵌入粘接到人造塑料晶圆(重组晶圆)中,然后用模塑料对芯片以及周围空隙进行填充,在晶圆接触焊盘区域上构建互连扇出RDLs并安装焊球进行测试,最后将膜制芯片切割成各个封装成品。Fan-in WLP的焊球数量及间距必须满足芯片的尺寸要求,而Fan-out WLP 可以扇出封装面积,对焊球数量及间距没有特别的限制,应用更加广泛,更具有优势:

  • 使用已知良好的芯片( KGD )

  • 更好的晶片级成品率

  • 多芯片组装

  • 可以嵌入无源器件

  • 不止一个RDL(重新布线层)

  • 更高的引脚数(或芯片尺寸减小)

  • 更优的热性能

  • 更容易进行SiP和3D集成电路封装

  • 更高的PCB级可靠性。

3晶圆级封装发展趋势及可靠性评价方法

目前WLP主要有两个发展趋势,Fan-in WLP的I/O 少、芯片尺寸小,所以主要是通过减少WLP 的层数(RDLs)以降低工艺成本;Fan-out WLP则是能实现多方面的先进封装,通过一些新材料及工艺来降低厚度,提高I/O 密度、节距、热性能及参数性能。

 

如何评价晶圆级封装的可靠性,可以从器件可靠性及板级可靠性两方面入手。对于器件可靠性评价,应重点检查内部结构及工艺是否存在缺陷。由于晶圆级封装器件内部结构复杂,具有更细连线和空间的RDL层(特征缩小到2μm及以下),因此对检测人员及设备提出了更高的要求(需能够发现微米级和亚微米级的缺陷),可以通过3D-Xay、声学扫描显微镜检查(不限于常规C扫描模式,应采用B扫描、透射扫描等多种扫描方式相结合)、金相切片分析及玻璃钝化层完整性检查等技术手段进行综合评价,另外对于Fan-out WLP还需要进行开封后(化学腐蚀+激光刻蚀+定点研磨)的内部检查等。

 

对于WLP的板级可靠性评价,由于WLP没有倒装器件互联的底部填充工艺,所以器件中不同材料间热膨胀系数(CTE)的失配导致焊球产生热应力和应变,导致封装实效。因此,可以通过热冲击、温度循环、焊球剪切/拉脱强度、X射线检查、染色渗透试验、金相切片分析等技术手段进行评估。另外,晶圆级封装器件主要应用于手持电子设备,易出现跌落情况,从而引起内部电路失效,如焊接点金属间化合物界面处断裂及芯片内部互联失效等,所以增加跌落及冲击试验的评价,也是非常有必要的。


参考文献:

Prof. Rao R. Tummala.FUNDAMENTALS OF MICROSYSTEMS PACKAGING[M].2001


原创: 小匪君 技术游侠




【BGA植球:机器VS手工】

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以上一文,仅供参考!


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以上为合明科技在工业清洗方面的经验的累积,我们是国内自主掌握核心水基清洗技术的先创品牌,合明科技专注精密电子清洗技术20多年,是SMT贴装/DIP封装,功率半导体器件及芯片封装精密清洗工艺技术方案、产品、清洗设备提供商,也成为了IPC清洗标准主席单位。但是因为工业清洗问题内容广泛,没办法面面俱到,本文只对常见问题作分析,随着电子产业的不断更新换代,新的工艺问题也不断出现,本公司自成立以来不断追求产品的创新,做到与时俱进,熟悉各种生产复杂工艺,力争能为客户提供全方位的工业清洗解决方案。

 

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